UPGRADE YOUR BROWSER

We have detected your current browser version is not the latest one. Xilinx.com uses the latest web technologies to bring you the best online experience possible. Please upgrade to a Xilinx.com supported browser:Chrome, Firefox, Internet Explorer 11, Safari. Thank you!

AR# 37425

12.3 EDK, 12.3 ISE - 如何才能创建定制的 AXI IP 核?

描述

如何创建定制的 AXI IP 核?EDK Create IP Wizard 直到 EDK 13.1 版本才开始提供实例。

解决方案

可从下列链接中下载一些 Verilog AXI4 主设备和 AXI4 从设备以及 VHDL AXI4-Stream 主设备/从设备实例模板。

应注意下载内容目前只包含 I/O 端口和参数模板,但 Verilog AXI4 与 AXI4-Lite 主设备实例除外。此外,(Xilinx 答复 38509)中还提供一个 VHDL AXI4-Stream 回送实例。 以后还将添加逻辑实例。EDK Create/Import 外设向导将在13.1版本中包含 AXI4/AXI4-Lite 从设备 IPIF 支持,在 13.2 版本中将加入一些主设备功能。敬请参考 EDK AXI_GPIO 中的实例,了解如何利用 AXI_Lite_IPIF 库对 PLB slave_single IPIF 进行迁移。

在 EDK 设计中,AXI4 模板包含用来配置连接 AXI Interconnect 模块的 MPD 文件参数。其中包括寄存器流水线、跨时钟域、宽度转换以及 FIFO 等内容。 所有实例均为完整的 EDK pcore。 使用前,需将上述".zip" 文件解压缩到 EDK 项目 pcores/ 目录中,并选择 Project->Rescan User Repositories。内核在 IP Catalog 的 USER 下列出。

对于非 EDK 设计,axi_<corename>/hdl/verilog 或者 axi_<corename>/hdl/vhdl 目录中的 HDL 文件可作为 HDL 源的实例。

AXI 设计技巧:

  • 当创建 EDK pcore 设计时,需要用多个 MPD 参数对已连接的 AXI_Interconnect 进行参数化处理,例如数据宽度等。例如,下面这个 MHS 参数通知 AXI Interconnect M_AXI 接口的宽度为 64 位,而且连接部分将为它分配正确的逻辑:

    PARAMETER C_M_AXI_DATA_WIDTH = 64, DT = integer, ASSIGNMENT = CONSTANT, BUS = M_AXI

    模板已经包含了绝大部分的参数。

附件

文件名 文件大小 File Type
ar37425.zip 48 KB ZIP

链接问答记录

主要问答记录

Answer Number 问答标题 问题版本 已解决问题的版本
34609 12.x EDK - 主要问答记录列表 N/A N/A
AR# 37425
日期 03/02/2013
状态 Active
Type 综合文章
Tools
  • EDK - 12.3
  • EDK - 13.1
  • ISE Design Suite - 12.3
  • More
  • ISE Design Suite - 13.1
  • EDK - 12.4
  • ISE Design Suite - 12.4
  • EDK - 13.2
  • EDK - 13.3
  • EDK - 13.4
  • Less
的页面