AR# 38133

Virtex-6 FPGA MMCM 设计建议- 当 Fclkin > 315 MHz 时限定 DIVCLK_DIVIDE 的值

描述

在 MMCM 时钟输入 (Fclkin) 大于 315MHz 的 Virtex-6 FPGA 设计中，DIVCLK_DIVIDE (输入分频器) 的值不能为 3 和 4。

解决方案

在 Fclkin 大于 315MHz 的 Virtex-6 FPGA 设计中，如果将 DIVCLK_DIVIDE 的值设为 3 或 4，可以通过将 DIVCLK_DIVIDE 和 CLKFBOUT_MULT_F 相乘来保持 CLKIN、 VCO 和 CLKOUT 频率一致。见如下实例。属性的变化要求重新生成比特流。

例如:

某个设计中 MMCM:

CLKIN = 400 MHz
DIVCLK_DIVIDE = 3
CLKFBOUT_MULT = 6

这些值可更改为:

DIVCLK_DIVIDE = 6
CLKFBOUT_MULT = 12

在 ISE 12.4 中，若以 DIVCLK_DIVIDE = 3 或 4 开始，则会出现一个 DRC 错误。
这个限制会影响如下内核:

Aurora 64B66B - 集成于v1.5中并随Â ISE 12.4一起发布
Virtex-6 GTX 向导Â - 集成于 v1.8 中并随 ISE 12.4 一起发布
SPI-4.2/SPI-4.2 Lite - 集成于未来版本中
时钟控制向导 - 集成于 ISE 12.4 中

本答复记录是否对您有帮助？

AR# 38133
日期	10/12/2010
状态	Active
Type	设计咨询
器件	Virtex-6 CXT Virtex-6 HXT Virtex-6 LX More Virtex-6 LXT Virtex-6 SXT Less

的页面

AR# 38133

Virtex-6 FPGA MMCM 设计建议- 当 Fclkin > 315 MHz 时限定 DIVCLK_DIVIDE 的值

描述

解决方案

应用

产品

开发者专区

技术支持

关于 Xilinx