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AR# 40453

MIG 7 系列 v1.1 - clk_ref_i、sys_rst 和状态信号可不可以放在存储器 bank(数据或地址/控制 bank)里?

描述

在 MIG 7 系列 v1.1中,bank 选择算法迫使用户将参考时钟 (clk_ref_i)、sys_rst 和状态信号(calib_complete 和错误)分配给非存储器 bank。

是这样要求的吗?或者说在有空余引脚时可不可以将这些信号分配到存储器 bank(数据或地址/控制 bank)?

解决方案

如果有可用的空余引脚,可以将 clk_ref_p 和 clk_ref_n 放在存储器 bank 中,但状态信号不允许这样。 

注意: 如果将这些信号在存储器 bank 中合并,需要采用兼容的 I/O 标准。

从 13.2 软件版本开始,MIG 允许将系统时钟引脚放在存储器 bank 中。

然而,对于状态引脚无此计划。

链接问答记录

主要问答记录

Answer Number 问答标题 问题版本 已解决问题的版本
40050 MIG 7 Series v1.1 - Release Notes and Known Issues for ISE Design Suite 13.1 N/A N/A

相关答复记录

Answer Number 问答标题 问题版本 已解决问题的版本
40050 MIG 7 Series v1.1 - Release Notes and Known Issues for ISE Design Suite 13.1 N/A N/A
AR# 40453
日期 08/12/2014
状态 Active
Type 综合文章
器件
  • Kintex-7
  • Virtex-7
Tools
  • ISE Design Suite - 13.1
IP
  • MIG
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