AR# 42944

面向 Virtex-7 FPGA 设计咨询的主要答复记录

描述

针对一般设计过程出现的重大问题创建设计咨询答复记录,精选后用于赛灵思提醒通知系统。

此设计咨询包含 Virtex-7 FPGA 及影响 Virtex-7 FPGA 设计的相关问题。

解决方案

2017 年 4 月 17 日发布的设计咨询提醒

04/14/2017(赛灵思答复记录 69034)面向 7 系列、UltraScale 和 UltraScale+ 的设计咨询,Vivado 2016.3 之前的所有版本均未包含差分 I/O 标准的飞行时间延迟。

2016 年 3 月 28 日发布的设计咨询提醒

03/24/2016(赛灵思答复记录 66173)面向 Vivado 2015.4 的设计咨询 - Vivado 最差负时序裕量 (Timing WNS) 提醒 - BUFR 到 BUFG 的时钟路径上缺失时序弧 (arc),导致开发板上出现保持时间违例

2015 年 1 月 19 日发布的设计咨询提醒

01/19/2015(赛灵思答复记录 63110)面向 7 系列 GTH 收发器向导的设计咨询:在 Vivado 2013.4 升级到 2014.4 后,经调整后 DFE 被错误设置为 HOLD。

2014 年 11 月 10 日发布的设计咨询提醒

11/10/2014(赛灵思答复记录 62631)面向 Vivado 2014.3 的设计咨询 - 针对 7 系列和 UltraScale FPGA 的编程 eFUSE 寄存器操作失败[SECURITY]

2014 年 9 月 22 日发布的设计咨询提醒

09/29/2014(赛灵思答复记录 61875)面向基于 QPLL 的 7 系列 FPGA GTX/GTH 设计的设计咨询:配置完成后最少 500ns 的时间内不能启用 QPLLPD。

2014 年 9 月 1 日发布的设计咨询提醒

09/01/2014(赛灵思答复记录 61748)面向 Vivado Power/XPE 的设计咨询 - GTH - LPM/DFE 模式在 XPE 中 MGTAVcc 电流低报。

2014 年 6 月 16 日发布的设计咨询提醒

06/16/2014(赛灵思答复记录 60845)面向 MIG 7 系列 RLDRAM3 的设计咨询 - 针对综合和实现的 SIM_BYPASS_INIT_CAL 被错误设置为“FAST”
06/16/2014(赛灵思答复记录 59294)- 设计咨询 GT 向导 - CPLL 在 7 系列收发器上电时产生功率尖峰

2014 年 5 月 26 日发布的设计咨询提醒


05/26/2014(赛灵思答复记录 60356)面向 7 系列 FPGA 收发器向导 v3.2 或更低版本的设计咨询 - 必需 XDC 约束更新
05/26/2014(赛灵思答复记录 60489)面向 7 系列 FPGA 收发器向导 v3.2 或更低版本的设计咨询:GTH/GTP Production RX 复位顺序停滞
05/26/2014(赛灵思答复记录 45360)面向 Kintex-7 和 Virtex-7 FPGA GTX 收发器的设计咨询 - 更新对应 SATA Gen 2/Gen 3 的 RXCDR_CFG 设置,PMA_RSV 更新为 6.6 Gbps

2014 年 1 月 20 日发布的设计咨询提醒

01/20/2014(赛灵思答复记录 59035)面向 7 系列 FPGA GTX/GTH 收发器的设计咨询 - QPLL 不支持 PCIe Gen1/Gen2

2013 年 11 月 25 日发布的设计咨询提醒

11/25/2013(赛灵思答复记录 58244)面向 7 系列 FPGA GTX 收发器的设计咨询 - DFE 模式下的 RXDFEXYDEN 端口更新
11/25/2013(赛灵思答复记录 45360)面向 Kintex-7 和 Virtex-7 FPGA GTX 通用 ES 收发器的设计咨询更新:新增对应用户指南 UG476 中有关 RX_DFE_KL_CFG2 设置的引用

2013 年 10 月 23 日发布的设计咨询提醒

10/23/2013(赛灵思答复记录 51554)面向 Aurora 64B66B v8.1 或更早版本的设计咨询 - 内核初始化在连续 RESET 和 PMA_INIT 输入上不一致

2013 年 9 月 16 日发布的设计咨询提醒

09/16/2013(赛灵思答复记录 57193)面向 Artix-7、Kintex-7、Virtex-7、Zynq-7000 封装的设计咨询 - 7 系列热阻值(Theta-JA、Theta-JB 和 Theta-JC)更新,提供更精确的值,许多值有大幅更改

2013 年 8 月 5 日发布的设计咨询提醒

08/05/2013(赛灵思答复记录 55009)面向 7 系列 FPGA GTX/GTH/GTP 收发器的设计咨询更新 - TX 同步控制器在缓冲旁路模式下的相位对齐变更,包含 IP 答复记录的链接

2013 年 7 月 29 日发布的设计咨询提醒

07/29/2013(赛灵思答复记录 51625)面向 Virtex-7 FPGA GTH 通用 ES 收发器的设计咨询:QPLL_CFG、QPLL_LOCK_CFG 和 QPLL_LOCK_CFG 属性更新
07/29/2013(赛灵思答复记录 56332)面向 Virtex-7 GTH 的设计咨询 - 量产芯片的 QPLL 属性更新:QPLL_CFG、QPLL_LOCK_CFG 和 COMMON_CFG 属性更新

2013 年 5 月 20 日发布的设计咨询提醒

05/16/2013(赛灵思答复记录 55009)面向 7 系列 FPGA GTX/GTH/GTP 收发器的设计咨询更新 - TX 同步控制器在缓冲旁路模式下的相位对齐变更,包含 IP 答复记录的链接

2013 年 5 月 13 日发布的设计咨询提醒

05/13/2013(赛灵思答复记录 55366)面向 7 系列 FPGA GTX/GTH/GTP 收发器的设计咨询 - 收发器向导设置非最佳的 RX 端接使用模式
05/13/2013(赛灵思答复记录 55791)面向 7 系列 FPGA 收发器向导的设计咨询 - 向导 v2.5 版必需更新

2013 年 4 月 15 日发布的设计咨询提醒

04/12/2013(赛灵思答复记录 51625)面向 Virtex-7 FPGA GTH 通用 ES 收发器的设计咨询:将 GTHE2_COMMON/BIAS_CFG 使用模式更新为包含时钟随路,并新增 RX 复位顺序的 TX 同步控制器部分

2013 年 4 月 3 日发布的设计咨询提醒

04/03/2013(赛灵思答复记录 55009)面向 7 系列 FPGA GTX/GTH/GTP 收发器的设计咨询 - 缓冲旁路模式下的 TX 同步控制器相位对齐变更
03/26/2013(赛灵思答复记录 51625)面向 Virtex-7 FPGA GTH 通用 ES 收发器的设计咨询:RX_DFE_KL_CFG 设置更新
04/03/2013(赛灵思答复记录 50906)面向量产 (Production) Kintex-7 325T、410T、420T 和 Virtex-7 485XT、690XT 的设计咨询 - GES 与 Production 器件之间的比特流兼容性要求:7V690T 量产器件更新

2013 年 3 月 19 日发布的设计咨询提醒

03/07/2013(赛灵思答复记录 51625)面向 Virtex-7 FPGA GTH 通用 ES 收发器的设计咨询:LPM 端口设置更新为调整模式,QPLL_CFG 设置从“line rate”更改为 QPLL 频率

2013 年 2 月 25 日发布的设计咨询提醒

02/21/2013(赛灵思答复记录 53779)面向 Virtex-7 FPGA GTH 量产 (Production) 收发器 RX 复位顺序要求的设计咨询;已更新以反映正确的 GTH 模式组合,其中含全新复位要求

2013 年 2 月 18 日发布的设计咨询提醒

02/15/2013(赛灵思答复记录 51625)面向 Virtex-7 FPGA GTH 通用 ES 收发器的设计咨询:新增对应 PCIe Gen3 的 RXCDR_CFG 设置,DFE 端口设置更新为调整模式

2013 年 2 月 11 日发布的设计咨询提醒

02/04/2013(赛灵思答复记录 47128)面向 Virtex-7 FPGA GTH 收发器的设计咨询 - 面向初始工程样品 (ES) 芯片的属性更新、问题及变通方法;新增 PCS_RSVD_ATTR[8] 和注释

2013 年 2 月 4 日发布的设计咨询提醒

01/31/2013(赛灵思答复记录 53779)面向 Virtex-7 FPGA GTH 收发器的设计咨询:面向量产芯片的 RX 复位顺序要求

2013 年 1 月 21 日发布的设计咨询提醒

01/17/2013(赛灵思答复记录 53740)面向 7 系列赛灵思 PCI Express 核的设计咨询更新 - 低温下 TXOUTCLK 上无时钟输出。

2013 年 1 月 14 日发布的设计咨询提醒

01/09/2013(赛灵思答复记录 51625)面向 Virtex-7 FPGA GTH 通用 ES 收发器的设计咨询提醒:更新 BIAS_CFG、QPLL_CFG 设置并在表中新增 QPLL_CLKOUT_CFG。

2012 年 12 月 18 日发布的设计咨询提醒

12/13/2012(赛灵思答复记录 51625)面向 Virtex-7 FPGA GTH 通用 ES 收发器的设计咨询更新:新增对应 SATA SSC 的 RXCDR_CFG 设置,并新增有关不使用 OOB 时的 RXELECIDLEMODE/RXBUF_RESET_ON_EIDLE 的注释。
12/13/2012(赛灵思答复记录 45360)更新有关 Kintex-7 和 Virtex-7 FPGA GTX 通用 ES 收发器的设计咨询: 为 SATA SSC 新增了 RXCDR_CFG 设置,并新增了在不使用 OOB 时有关 RXELECIDLEMODE/RXBUF_RESET_ON_EIDLE 的注释。

2012 年 11 月 13 日发布的设计咨询提醒

11/09/2012(赛灵思答复记录 47443)更新面向 Virtex-7 GTH 收发器上电/下电的设计咨询中的表 1,更新为包含所有器件和封装

2012 年 11 月 5 日发布的设计咨询提醒

10/31/2012(赛灵思答复记录 50617)面向 Kintex-7 和 Virtex-7 FPGA 量产 GTX 收发器的设计咨询更新,包含对应特定器件的引用;更新比特流兼容性部分
10/25/2012(赛灵思答复记录 52193)面向 7 系列 BPI 多重启动的设计咨询 - 当出现回退时,闪存访问总是处于 BPI 异步模式
10/25/2012(赛灵思答复记录 51625)面向 Virtex-7 FPGA GTH 收发器的设计咨询更新 - 面向通用工程样品 (ES) 芯片的属性更新、问题及变通方法;新增对应 8B/10B 的 RXCDR_CFG 值

2012 年 10 月 18 日发布的设计咨询提醒

10/17/2012(赛灵思答复记录 51625)面向 Virtex-7 FPGA GTH 收发器的设计咨询 - 面向通用工程样品 (ES) 芯片的属性更新、问题及变通方法
10/17/2012(赛灵思答复记录 51884)面向 Kintex-7 和 Virtex-7 FPGA GTX 量产芯片的设计咨询 - CDR 属性更新
10/17/2012(赛灵思答复记录 47128)面向 Virtex-7 FPGA GTH 收发器的设计咨询更新 - 面向初始工程样品 (ES) 芯片的属性更新、问题及变通方法;新增 ACJTAG 使用模式

2012 年 9 月 10 日发布的设计咨询提醒

09/10/2012(赛灵思答复记录 51580)面向 14.1/14.2 时序分析 7 系列 FPGA 的设计咨询 - 针对块 RAM (BRAM) 或 FIFO 组件的时钟到达时间不正确,无法进行 PERIOD 约束分析

答复记录已升级至设计咨询

09/10/2012(赛灵思答复记录 45781)面向 7 系列 XADC 的设计咨询 - 使用 XADCEnhancedLinearity BitGen 选项
09/10/2012(赛灵思答复记录 44971)面向 7 系列 XADC 的设计咨询 - 片上参考的精度

2012 年 8 月 20 日发布的设计咨询提醒

08/20/2012(赛灵思答复记录 51296)设计咨询 - ISE 14.2 和 Vivado 2012.2 Design Suite 版本中 7 系列封装飞行时间 (Package Flight Time) 的变更
08/17/2012(赛灵思答复记录 50906)面向量产 Kintex-7 325T、410T 和 Virtex-7 485XT 的设计咨询 - GES 与 Production 器件之间的比特流兼容性要求
08/17/2012(赛灵思答复记录 47443)面向 Virtex-7 GTH 收发器上电/下电的设计咨询更新(VMGTAVTT 更新)其它电流汲取值

2012 年 8 月 13 日发布的设计咨询提醒

08/10/2012(赛灵思答复记录 47128)面向 Virtex-7 GTH 初始 ES 收发器的设计咨询更新:在 GTHE2_COMMON/BIAS_CFG 部分中提供 GTHE2_COMMON 例化示例,并新增针对 ISE 14.2/Vivado 2012.2 的部分常规引用。

2012 年 7 月 30 日发布的设计咨询提醒

07/27/2012(赛灵思答复记录 47128)面向 Virtex-7 GTH 初始 ES 收发器的设计咨询更新,即 GTH 电阻校准正确且无需变通方法。

2012 年 7 月 25 日发布的设计咨询提醒

07/19/2012(赛灵思答复记录 47443)面向 Virtex-7 GTH 收发器上电/下电的设计咨询更新,含电流汲取持续时间信息、同步上电信息及其它 FAQ。
07/19/2012(赛灵思答复记录 47817)面向 Kintex-7/Virtex-7 GTX 收发器上电/下电的设计咨询更新,含遵循建议顺序情况下的附加电流汲取信息、有关电流汲取持续时间的信息、同步上电信息及其它 FAQ。
07/19/2012(赛灵思答复记录 45360)面向 Kintex-7 和 Virtex-7 FPGA GTX 通用 ES 收发器的设计咨询更新(含 RX_DFE_XYD_CFG 值)。
07/19/2012(赛灵思答复记录 50617)面向 Kintex-7 和 Virtex-7 FPGA 量产 GTX 收发器的设计咨询。

2012 年 7 月 16 日发布的设计咨询提醒

07/12/2012(赛灵思答复记录 47128)面向 Virtex-7 GTH 初始 ES 收发器的设计咨询更新,含 QPLL_CFG 和 QPLL_LOCK_CFG 更新值以及“GTH 收发器链接余量减少”部分。

2012 年 7 月 2 日发布的设计咨询提醒

06/28/2012(赛灵思答复记录 47817)面向 Kintex-7/Virtex-7 GTX 收发器上电的设计咨询。
06/28/2012(赛灵思答复记录 47128)面向 Virtex-7 GTH 初始 ES 收发器的设计咨询更新,在属性和端口部分中包含最新 PMA_RSV2、RX_BIAS_CFG 和 RXDFEXYDEN 值。
06/28/2012(赛灵思答复记录 45360)面向 Kintex-7 和 Virtex-7 FPGA GTX 收发器的设计咨询 - 面向通用工程样品 (ES) 芯片的属性更新、问题及变通方法。

2012 年 6 月 11 日发布的设计咨询提醒

06/08/2012(赛灵思答复记录 47443)面向 7 系列 FPGA GTH 收发器上电的设计咨询更新。

2012 年 5 月 28 日发布的设计咨询提醒

05/24/2012(赛灵思答复记录 47128)设计咨询更新,包含 GTHE2_COMMON 和终端使用模式、初始 ES 勘误表项部分,并更新电阻校准部分。

2012 年 5 月 15 日发布的设计咨询提醒

05/14/2012(赛灵思答复记录 47128)设计咨询标题更新为“Virtex-7 FPGA GTH 收发器 - 面向初始工程样品 (ES) 芯片的属性更新、问题及变通方法”,包含“电阻校准”部分,并更新了 BIAS_CFG 设置

2012 年 5 月 8 日发布的设计咨询提醒

05/03/2012(赛灵思答复记录 47128)面向 Virtex-7 FPGA GTH 收发器的设计咨询 - 面向初始工程样品 (ES) 芯片的属性更新和使用模式
05/03/2012(赛灵思答复记录 47443)面向 7 系列 FPGA GTH 收发器的设计咨询 - 静态功耗勘误表

2012 年 4 月 30 日发布的设计咨询提醒

4/30/2012(赛灵思答复记录 47342)面向 Virtex-7 GTH 串行收发器封装图更正的设计咨询

2012 年 1 月 16 日发布的设计咨询提醒

01/10/2012(赛灵思答复记录 45633)面向 7 系列 MIG DDR3/DDR2 的设计咨询 - 针对 CKE 和 ODT 的管脚布局更新;现有 UCF 必须验证

2011 年 11 月 21 日发布的设计咨询提醒

11/21/2011(赛灵思答复记录 44174)有关启动后正确同步触发器和 SRL 的方法的设计咨询

2011 年 7 月 6 日发布的设计咨询提醒

07/06/2011(赛灵思答复记录 42615)面向 7 系列 FPGA 收发器的设计咨询 - ISE 13.2 设计咨询中的 GTX 端口名称变更

链接问答记录

主要问答记录

子答复记录

Answer Number 问答标题 问题版本 已解决问题的版本
44174 设计咨询 - 在启动后正确同步化SRL与触发器的技巧 N/A N/A
50906 有关量产 Kintex-7 325T、410T、420T 和 Virtex-7 485XT 、690XT 、 1140XT 的设计咨询 - 通用工程样片 (GES) 和量产器件之间的比特流兼容性要求 N/A N/A
51296 设计咨询 - ISE 14.2 和 Vivado 2012.2 Design Suite 版本中 7 系列包延迟时间 (Package Flight Time) 的改变 N/A N/A
51580 有关 14.1/14.2 时序分析 7 系列的答复记录 – 用于 PERIOD 约束分析的 Block Ram (BRAM) 或 FIFO 组件的时钟到达时间不正确 N/A N/A
45781 7 系列 XADC 的设计咨询 — 使用 XADCEnhancedLinearity BitGen 选项 N/A N/A
44971 Design Advisory for 7 Series XADC - Accuracy of On Chip Reference N/A N/A
55791 面向 7 系列 FPGA 收发器向导的设计咨询:向导 v2.5 版所需的更新 N/A N/A
55366 面向 7 系列 FPGA GTX/GTH/GTP 收发器的设计咨询:收发器向导设置非最佳的 RX 端接使用模式 N/A N/A
57193 面向 Artix-7、Kintex-7、Virtex-7、Zynq-7000 封装的设计咨询:7 系列器件的热阻值(θ-JA、θ-JB 和 θ-JC)已用更加准确的值加以更新,其中许多有显著的改变。 N/A N/A
51554 面向 Aurora 64B66B v8.1 或更早版本的设计咨询 - 内核初始化在连续 RESET 和 PMA_INIT 输入上不一致 N/A N/A
58244 7 系列 FPGA GTX 收发器的设计咨询 - DFE 模式下的 RXDFEXYDEN 端口更新 N/A N/A
59035 面向 7 系列 FPGA GTX/GTH 收发器的设计咨询 - QPLL 不支持 PCIe Gen1/Gen2 N/A N/A
62631 Design Advisory for Vivado 2014.3 - Program eFUSE Registers operation failure for 7 series and UltraScale FPGAs N/A N/A
66788 Design Advisory for MIG 7 Series DDR3 - DQS_BIAS is not properly enabled for HR banks causing potential calibration failures N/A N/A

相关答复记录

Answer Number 问答标题 问题版本 已解决问题的版本
46370 Xilinx 7 系列 FPGA 解决方案中心 N/A N/A
45633 关于 7 系列 MIG DDR3/DDR2 设计咨询 - 针对 CKE 和 ODT 的更新引脚布局规则;必须验证现有的 UCF N/A N/A
44174 设计咨询 - 在启动后正确同步化SRL与触发器的技巧 N/A N/A
42615 Design Advisory for 7 Series FPGA Transceivers - GTX Port Name Changes in ISE 13.2 Software N/A N/A
40905 7 Series - ISE 13.x Software Known Issues related to the 7 Series FPGAs N/A N/A
47443 Design Advisory for 7 Series FPGA GTH Transceiver Power-Up/Power-Down N/A N/A
47342 有关 Virtex-7 GTH 串行收发器封装图修正的设计咨询 N/A N/A
47128 Virtex-7 FPGA GTH 收发器的设计咨询——一般工程样品 (ES) 芯片的属性更新、问题和解决方法 N/A N/A
45360 Kintex-7 和 Virtex-7 FPGA GTX 收发器的设计咨询 - 一般工程样品 (ES) 芯片的属性更新、问题和解决方法 N/A N/A
50617 有关 Kintex-7 和 Virtex-7 FPGA 量产 GTH 收发器的设计咨询。 N/A N/A
45195 MIG 7 Series - Release Notes and Known Issues for All ISE versions and Vivado 2012.4 and older tool versions N/A N/A
51296 设计咨询 - ISE 14.2 和 Vivado 2012.2 Design Suite 版本中 7 系列包延迟时间 (Package Flight Time) 的改变 N/A N/A
51625 Virtex-7 FPGA GTH 收发器的设计咨询 - 通用工程样品 (ES) 芯片的属性更新、问题和解决方法 N/A N/A
53779 有关 Virtex-7 FPGA GTH 收发器的设计咨询— 量产芯片 RX 复位顺序要求 N/A N/A
55009 面向 7 系列 FPGA GTX/GTH/GTP 收发器的设计咨询:缓冲旁路模式下的 TX 同步控制器相位调整更改 N/A N/A
AR# 42944
日期 01/06/2020
状态 活跃
Type 设计咨询
器件