AR# 43244

面向 Kintex-7 和 Virtex-7 FPGA GTX 收发器的设计咨询 - 用于初始工程样片 (ES) 芯片的属性更新、问题和解决方案

描述

本设计咨询包含 Kintex-7 和 Virtex-7 FPGA GTX 收发器初始工程样片 (ES) 芯片(CES9937)的属性更新、相关问题以及解决方案。

解决方案

初始工程样片 (ES) 芯片的 GTX 收发器属性更新

下表给出了 7 系列 FPGA 收发器向导生成的 GTX 封装程序所必须进行的属性更新,这样才能确保初始 ES 芯片的可靠工作。

注: ISE 设计套件 13.3 在您使用 7 系列 FPGA 收发器向导 v1.5 版时本地生成属性更新。

不过,要正确生成属性更新,必须选择正确的部件/封装/速度等级组合,并在向导 GUI 的“Silicon Revision”上启用初始 ES 选项。

本工具/向导版本中的初始 ES 支持仅适用于:

  • Kintex-7 XC7K325T (ffg676 和 ffg900 包), Virtex-7 XC7VX485T (ffg1761 和 ffg1927 包)
  • -1 和 -2 速度级

在ISE 设计套件 13.4 中,7 系列 FPGA 收发器向导 v1.5 生成的设置仅用于初始 ES 芯片,v1.6 仅支持通用 ES 芯片。 

初始 ES 的比特流不能用于通用 ES 芯片,反之亦然。

ISE 设计套件 13.4 中更新的 v1.5(v1.5 Rev 1)根据分频器和 PPM 设置生成更新的RXCDR_CFG 值。 

ISE 14.2/Vivado 2012.2 设计工具中较新的 v1.5 Rev2 版向导也支持 Virtex-7 XC7V2000T 初始 ES 器件。

属性

BIAS_CFG

Virtex-7 使用 64'h0000040000001000 for
Kintex-7 使用64'h0000042000001000

CPLL_CFG 24'hBC07DC
QPLL_CFG
27'h06801C1(1)

QPLL_LOCK_CFG

16'h01D0
QPLL_CP 10'h01F
QPLL_LPF
4'hF

RXCDR_FR_RESET_ON_EIDLE

1'b0

RXCDR_PH_RESET_ON_EIDLE 1'b0
RXCDR_HOLD_DURING_EIDLE
1'b0
RXCDR_CFG

全速(2)

<+/- 300 ppm: 72'h1107FE406001040000

<+/- 700 ppm:72'h1107FE406021040000

<+/- 1000 ppm:72'h1107FE206021040000

半速(3)

<+/- 300 ppm: 72'h1107FE406001100000

<+/- 700 ppm: 72'h1107FE406021100000

<+/- 1000 ppm: 72'h1107FE206021100000

RXCDR_LOCK_CFG

6'b010101(4)

RX_BIAS_CFG

12'h0

RX_DFE_GAIN_CFG 23'h001F0A
RX_OS_CFG
13'h0080

RX_DFE_VP_CFG

17'h03F03

RX_DFE_UT_CFG

17'h08F00

RX_DFE_KL_CFG 13'h00F0
RX_DFE_H2_CFG 12'h180
RX_DFE_H3_CFG

12'h1E0

RX_DFE_H4_CFG 11'h0F0
RX_DFE_H5_CFG 11'h0E0
RX_DFE_LPM_CFG 16'h0904
RXLPM_HF_CFG 14'h00F0
RXLPM_LF_CFG 14'h00F0

 

注:

  1. 针对工作范围介于 5.93 GHz 到 6.6 GHz 之间的 QPLL(这不是数据速率,而是 VCO 频率)。
  2. CPLL/QPLL 全速设置:针对 5.93 至 6.6 Gbps 线速的 QPLL 操作,以及使用二阶分频器的 3.2 至 6.6 Gbps 线速的 QPLL 操作。
  3. CPLL/QPLL 半速设置:针对 2.965 至 3.3 Gbps 线速的 QPLL 操作,以及使用二阶分频器的 1.6 至 3.3 Gbps 线速的 QPLL 操作。
  4. 端口 RXCDRLOCK 只是 CDR 锁定的粗测指示器,该端口不受支持。建议验证输入数据。  

 

TXOUTCLK 和 RXOUTCLK 端口限制与用例

初始 ES 芯片使用 TXOUTCLK 和 RXOUTCLK 时存在一些限制。 

TXOUTCLK 和 RXOUTCLK 的适当工作应遵循以下规则:

  • 在任何 GTX 通道中要么使用 TXOUTCLK,要么使用 RXOUTCLK,不能二者都用。
  • 使用 GTX0 的 TXOUTCLK 或 GTX1 的 RXOUTCLK,不能二者都用。
  • 必要时直接从 IBUFDS_GTXE2 使用参考时钟驱动架构逻辑和 GTX 用户时钟([TX/RX]USRCLK、[TX/RX]USRCLK2)。

RXOUTCLKSEL 在不使用 RXOUTCLK 必须设为 3'b000 以输出时钟,而 TXOUTCLK 不用来输出时钟时 TXOUTCLKSEL 必须设为 3'b000。

用例

以下给出一些实现设计并满足以上要求的使用案例建议:

TX 缓冲器案例

使用 TX 缓冲时,应使用 IBUFDS_GTE2 的输出将 GTX 收发器参考时钟布线到架构时钟资源。

RX 缓冲器案例

使用 RX 弹性缓冲时,该线路的 RXOUTCLKSEL 必须设为 3'b000。如 RX 恢复时钟必须布线到架构,则时钟布线应考虑 TXOUTCLK 进行认真规划。

缓冲旁路案例

  1. 考虑就初始 ES 芯片启用 TX 和/或 RX 缓冲。
  2. 就 TX 缓冲旁路来说,如存在未使用的收发器,可用未使用的线路布线 TXOUTCLK,并实现手动多线路校准。举例来说,自动模式下的单线路 TX 缓冲旁路可转化为手动多线路校准下的双线路缓冲旁路。未使用的线路将用来布线 TXOUTCLK 并执行校准。手动阶段校准步骤敬请参见:7 系列 FPGA GTX/GTH 收发器用户指南 (UG476)。此外,在初始 ES 芯片中启用手动校准模式还需要采取一个解决办法,敬请参见:(Xilinx 答复 43340)。如在 ISE 设计套件 13.3 中使用 7 系列 FPGA 收发器向导的 v1.5,则不需要采取这个解决办法。
  3. 就 RX 缓冲旁路而言,可考虑在多线路模式下使用 RX 缓冲旁路,从而最小化所需的RXOUTCLK 数量。
  4. 对需要 TX 和 RX 缓冲旁路的应用来说(CPRI、OBSAI),应将 TX 和 RX 放置在不同线路上,各方向应使用单线路自动模式。

 

QPLL 使用模式和解决方案

为确保 QPLL 频带在电压和温度变化情况下有最佳裕量,所附粗校正模块“qpll_cal.v”必须包含在用户设计中。 

“qpll_fix_top.v”文件中提供了该模块的实例化范例。

qpll_cal.v
qpll_fix_top.v

该模块包含在 ISE 设计套件 13.3 的 7 系列 FPGA 收发器向导 v1.5 版中。

接收器链接裕量/均衡选择

接收器在全速模式下使用时抖动裕量可能下降(RXOUT_DIV = 1)。 

我们建议可能情况下使用 RXOUT_DIV = 2, 4, 8的数据速率。 

适用于 CPLL 和 QPLL。

7 系列 GTX 接收器有两种不同的自适应均衡模式,分别为低功耗模式(LPM)和决策反馈均衡(DFE)模式。 

了解更多详情,敬请参考7 系列 FPGA GTX/GTH 收发器用户指南 (UG476)

GTX 接收器可支持 LPM 和 DFE 模式下 6.6 Gb/s 的 12 dB 损失通道。 

这里假定数据模式为 PRBS31,TX 启动强度为 850 mV Vp-p,diff,TX 前标记强度约为2 dB,且TX 后标记强度约为4 dB。

GTX 软件使用模型的修订

如欲了解有关 7 系列 GTX 收发器的软件使用模型修订及要求,敬请参见:(Xilinx 答复 43339).

修订历史:

09/06/2012 – 修改一些打字错误,略有修正。
01/12/2012 – 不同 PPM 情境更新 RXCDR_CFG 设置。
12/12/2011 – 用 RXCDRLOCK 端口说明更新表。
11/09/2011 – 增加 ISE 13.3 中向导 v1.5 版支持的初始 ES 器件组合说明。
10/27/2011 – 增加包含修复的向导/ISE 版本信息。
10/17/2011 – 更新全速和半速的 RXCDR_CFG 值。
08/25/2011 - 更新标题,包含 Virtex-7 FPGA。用 Virtex-7 FPGA 的 BIAS_CFG 设置更新表。
08/16/2011 – 轻微修改。
07/28/2011——初始版本.

链接问答记录

相关答复记录

AR# 43244
日期 01/26/2015
状态 Active
Type 设计咨询
器件