AR# 43344

MIG 7 系列 DDR3/DDR2 - 动态校正和周期性读取行为

描述

MIG 7 系列 DDR3/DDR2 设计包括两项动态校正功能,可确保获得最大的电压和温度数据采集裕量。在每个读取期间,动态校正在 Phaser_IN 内执行,以继续根据需要进行调整。当总线处于空闲状态或执行写入,并且在一微秒内不执行读取时,将执行周期性读取,以为后续读取做好准备。此答复记录详述了 MIG 7 系列 DDR3/DDR2 设计中的动态校正和周期性读取行为。

注:本答复记录是 Xilinx MIG 解决方案中心(Xilinx 答复 34243)的一部分。Xilinx MIG 解决方案中心可解决所有与 MIG 相关的问题。无论您是要使用 MIG 来进行新设计还是要解决问题,请使用 MIG 解决方案中心来指导您获取相应的信息。

解决方案

在读取期间,Phaser_IN 执行两项动态调整。第一个调整在 Phaser_IN DLL 内执行,该调整需要查看 DQS 边缘,才能将自由运行的频率参考时钟相位对齐保持锁定到关联的读取 DQS。此动态调整仅查看 DQS 边缘,并根据需要做调整。如果不再有 DQS 边缘,则在突发结束时将使用内部时钟,但是,需要时钟才能通过 ISERDES 获取最终数据。

第二项动态调整在 Phaser_IN 内执行,用于微调 DQS 前同步码的位置以供后续读取。此动态调整仅查找 DQS 前同步码。需要考虑系统中的偏移,该偏移可针对内部时钟移动 DQS。

这两项 Phaser_IN 动态调整需要周期性读取,以确保继续调整 Phaser_IN,使其可供读取。因此,当总线处于空闲状态或执行写入时,MIG 7 系列 DDR3/DDR2 控制器将每隔一微秒读取一次。Phaser_IN 仅需要读取 DQS。因此,在按要求从用户接口执行读取时,控制器将不会发送周期性读取。当控制器写入并且应执行一微秒的周期性读取时,读取将发送到队列中下一个读取/写入的地址。当控制器处于空闲状态并且未请求读取或写入时,周期性读取将使用上次的访问地址。如果此地址已关闭,则将需要激活。动态调整需要两个连续的 BL8 读取。

所有的动态调整都是硬逻辑。但是,发送以查看 DQS 的周期性读取是由 MIG 7 系列 DDR3/DDR2 控制器所控制的软逻辑。客户如果使用仅限 PHY 的设计,则必须在定制控制器中包括周期性读取逻辑。

如果未包括周期性读取,则将出现下面两种问题:

  • 自由运行的 Phaser_IN ICLK 将偏离 DQS。这会使内存系统在 ICLK 切换时遇到问题。
  • 读取延迟调整将不在相位器中完成。这可能会导致 Phaser_IN 中出现切换逻辑问题。

周期性读取已添加在随同 ISE 设计套件 14.1 一起发布的 MIG v1.5 中。进一步的特性工作已证实,需要一微秒的周期性读取,才能使 Phaser_IN 保持一致,以供后续读取。周期性读取的频率必须是一微秒,并且不能更改。

链接问答记录

主要问答记录

Answer Number 问答标题 问题版本 已解决问题的版本
51954 MIG 7 Series DDR2/DDR3 - PHY Initialization and Calibration N/A N/A
AR# 43344
日期 02/05/2013
状态 Active
Type 解决方案中心
器件
IP