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  3. AR# 44405: LogiCORE IP JESD204 核 - 发布说明与已知问题

AR# 44405

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LogiCORE IP JESD204 - 发布说明和已知问题

描述

本答复记录不但包含  LogiCORE IP JESD204 核的发布说明，而且还包括以下内容：

  • 全新功能
  • 器件支持
  • 已解决的问题
  • 已知问题
  • 早期版本内核的版本说明

解决方案

LogiCORE IP JESD204 v3.2
 
注：不推荐用于全新设计。
 

全新功能

ISE Design Suite

  • 层级更新 — 时钟资源已从块级转移至示例设计
  • 将 rx_buffer_adjust 从 256 提升至 1024
  • 在 7 系列器件中，内核目前支持 1、2、3、4、5、6、7 和 8 通道配置
  • 12.5 Gbps 线路速率（在兼容设备中）
  • 去除了 JESD204A
  • 添加了三个新的测试模式
  • 软件通道选择

Vivado Design Suite

  • Vivado 中不支持 JESD204 v3.2

 

器件支持

ISE Design Suite

此版本的内核支持以下器件系列。

  • Kintex-7
  • Zynq-7000 SoC (xc7z030 / xc7z045)

Vivado Design Suite

此版本的内核支持以下器件系列。

  • 无

 

已解决的问题

  • 针对不在 Rx 内核的块级中初始化的 rx_cfg_sysref_always 进行修复。

 

已知问题


LogiCORE IP JESD204 v3.1

全新功能

ISE Design Suite

  • ISE 14.4 中不支持 JESD204 V3.1，并且 ISE 的最新可用内核版本是 V2.2

Vivado Design Suite
  • 2012.4 工具支持
  • 在 7 系列器件中，内核目前支持 1、2、3、4、5、6、7 和 8 通道配置
  • 增加了对 Zynq-7000 xc7z030 和 xc7z045 器件的支持
  • 线速为 12.5 Gb/s
  • 去除了 JESD204A
  • 添加了三个新的测试模式
  • 软件通道选择
  • KC705 的硬件演示设计


器件支持

ISE Design Suite

此版本的内核支持以下器件系列。

  • 无

Vivado Design Suite

此版本的内核支持以下器件系列。
以下项可支持以高达 10.3125 Gb/s 的线速进行操作：

  • Virtex-7（生产）
  • Virtex-7 （预生产）

已解决的问题
  • 无

已知问题
(Xilinx Answer 55857)JESD204B - v4.0 或更早版本 - 更新了 7 系列 GTP 和 GTH 的 RX 终端设置


 

LogiCORE IP JESD204 v2.2


更新

ISE Design Suite

  • ISE 14.4 设计工具支持


器件支持

ISE Design Suite

此版本的内核支持以下器件系列。

  • 以下项可支持以高达 6.25 Gb/s 的线速进行操作： Virtex-6

已解决的问题

  • 无

已知问题

  • 不支持 8 个通道。即使 Virtex-6 器件支持的最大通道数为 4，也能通过 IP 定制 GUI 生成一个 8 通道内核。
  • 内核已错误地标记为被取代：只有在 Core Generator 中选择“显示所有 IP 版本”时，才能选择 JESD204 V2.2 内核，但是该内核在 Virtex-6 器件中已标记为被取代，这是不正确的。
    JESD204 V2.2 是支持 Virtex-6 器件的最新版本，应标记为生产版本。
(Xilinx 答复 55857)JESD204B - v4.0 或更早版本 - 更新了 7 系列 GTP 和 GTH 的 RX 终端设置


全新功能

ISE Design Suite

  • ISE 14.2 设计工具支持
  • 增加了对带有 GTH 收发器的 Virtex-7 器件的支持

Vivado Design Suite

  • 2012.2 设计工具支持
  • 增加了对带有 GTH 收发器的 Virtex-7 器件的支持

器件支持

ISE Design Suite

此版本的内核支持以下器件系列。

  • 以下项可支持以高达 6.25 Gb/s 的线速进行操作：
    • Virtex-6
  • 以下项可支持以高达 10.3125 Gb/s 的线速进行操作：
    • Kintex-7 （预生产）
    • Virtex-7 （预生产）

Vivado Design Suite

此版本的内核支持以下器件系列。

  • 以下项可支持以高达 6.25 Gb/s 的线速进行操作：
    • Virtex-6
  • 以下项可支持以高达 10.3125 Gb/s 的线速进行操作：
    • Kintex-7 （预生产）
    • Virtex-7 （预生产）

已解决的问题

  • CR599942：允许使用子类 0 中的 LMFC 缓冲器在单个通道模式下接收调整字符。请注意，鉴于此 GTX，子类 0 中不再使用通道绑定。

已知问题

(Xilinx 答复 55857) JESD204B - v4.0 或更早版本 - 更新了 7 系列 GTP 和 GTH 的 RX 终端设置

LogiCORE IP JESD204 v2.1

全新功能

ISE Design Suite

  • ISE 14.1 设计工具支持
  • 在 7 系列器件（仅限 JESD204B）中，内核目前支持 1、2、4 和 8 通道配置
  • 增加了对 7 系列器件中收发共享的收发器的支持
  • 增加了对带有 GTX 收发器的 Virtex-7 器件的支持

Vivado Design Suite

  • 2012.1 设计工具支持
  • 在 7 系列器件（仅限 JESD204B）中，内核目前支持 1、2、4 和 8 通道配置
  • 增加了对 7 系列器件中收发共享的收发器的支持
  • 增加了对带有 GTX 收发器的 Virtex-7 器件的支持

器件支持

ISE Design Suite

此版本的内核支持以下器件系列。

  • 以下项可支持以高达 6.25 Gb/s 的线速进行操作：
    • Virtex-6
  • 以下项可支持以高达 10.3125 Gb/s 的线速进行操作：
    • Kintex-7 （预生产）
    • Virtex-7 （仅限 GTX）（预生产）

Vivado Design Suite

此版本的内核支持以下器件系列。

  • 以下项可支持以高达 6.25 Gb/s 的线速进行操作：
    • Virtex-6
  • 以下项可支持以高达 10.3125 Gb/s 的线速进行操作：
    • Kintex-7 （预生产）
    • Virtex-7 （仅限 GTX）（预生产）

已解决的问题

  • 无

Known Issues

(Xilinx Answer 47812)选择收发器共享时，配置地址映射是什么？
(Xilinx 答复 55857)JESD204B - v4.0 或更早版本 - 更新了 7 系列 GTP 和 GTH 的 RX 终端设置

 

 

LogiCORE IP JESD204 v1.1

全新功能

  • 第一版
  • ISE Design Suite 13.3 支持
  • JESD204A 规范支持
  • JESD204B 规范支持（预生产）

器件支持

  • 以下项可支持以高达 6.25 Gb/s 的线速进行操作：
    • Virtex-6
    • Kintex-7 （预生产）

已解决的问题

  • 无

已知问题

(Xilinx Answer 44946) 在生成内核时，我为什么看不见设计文件范例？
(Xilinx Answer 44637) 我如何更改设计范例中的 CPLLLOCKDETCLK，以将自由运行的独立时钟用作输入？
(Xilinx Answer 44957) 能否使用不同线速和参考时钟的 IP？
(Xilinx 答复 55857) JESD204B - v4.0 或更早版本 - 更新了 7 系列 GTP 和 GTH 的 RX 终端设置

链接问答记录

主要问答记录

Answer Number 问答标题 问题版本 已解决问题的版本
67698 JESD204 Solution Center - Top Issues and Frequently Asked Questions N/A N/A

子答复记录

Answer Number 问答标题 问题版本 已解决问题的版本
46268 LogiCORE IP JESD204 v1.1 - What does rxsync signal represent and when does this signal go High? N/A N/A
44957 LogiCORE IP JESD204 v1.1 - 能否使用不同线速和参考时钟的 IP？ N/A N/A
44946 LogiCORE IP JESD204 v1.1 - Why do I not see the example design files when the core is generated? N/A N/A
44637 LogiCORE IP JESD204 v1.1 - How can I change CPLLLOCKDETCLK in the example design to have a free running independent clock as an input? N/A N/A
47812 LogiCORE IP JESD204 - When Transceiver Sharing is selected, what is the configuration address map? N/A N/A
55460 JESD204 V4.0 - AXI4-Lite address decode incorrect for 8bit and 16bit writes to the Rx Buffer Delay and Frames per Multiframe register N/A N/A
55857 JESD204B v4.0 or earlier - Updated RX Termination settings for 7 Series FPGA GTP and GTH N/A N/A

相关答复记录

Answer Number 问答标题 问题版本 已解决问题的版本
54480 LogiCORE IP JESD204 - Release Notes and Known Issues for Vivado 2013.1 and newer tools N/A N/A
AR# 44405
日期 06/20/2018
状态 Active
Type 版本说明
IP
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