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Spartan-6 设计咨询 - Bank 2 中的 BUFPLL LOCK 输出始终处于高电平状态

描述


    **在 ISE 13.4 软件中已修复了此问题,您现在可以在 www.xilinx.com/download 网页上下载该软件**

如果使用 ISE 13.3 以及更早版本的软件,则无法正确执行所有 Spartan-6 器件的 Bank 2 中的 BUFPLL LOCK 输出。

解决方案


在 ISE 13.4 和更高版本的软件中,BUFPLL LOCK 输出可以在所有 Bank 中根据预期正确执行。  在 ISE 13.3 和更早版本的软件中,所有 Spartan-6 器件的 Bank 2 中发现了 BUFPLL(BUFPLL_X1Y0 和 BUFPLL_X1Y1)的建模。  因此,BUFPLL LOCK 输出总是处于 高电平状态。  由于 LOCK 输出仅用作状态信号,因此在 Bank 2 中连接的 BUFPLL 以及任何 IOLOGIC 均能正常操作。  一旦 PLL 复位,BUFPLL 输出信号也将复位。这与通常的 BUFPLL 操作一致,虽然 LOCK 自始至终处于高电平状态。





BUFPLL LOCK 输出功能与 PLL LOCKED 信号完全相同,但 BUFPLL LOCK 输出在 PLL 被锁定,且 BUFPLL 与 SERDESSTROBE 信号正确对齐之前不会进入高电平状态。  由于用户可以使用 LOCK 输出来控制操作的启动,因此可以在正确锁定 BUFPLL 或潜在的 PLL 之前开始设计。  应该在 Bank 2 中修改使用 XAPP1064 的设计。  这不会影响 MIG/MCB 设计。

 

下面介绍了有关 Bank 2 中的 BUFPLL 的 LOCK 行为:



 

后续步骤:
  • 确认是否使用了 Bank 2 中的 BUFPLL。  您可以通过在 FPGA 编辑器或 PlanAhead 工具中查找  BUFPLL_X1Y0 和 BUFPLL_X1Y1,并查看 设计是否使用了这些内容进行确认。  也可以通过查看时序报告,并搜索 BUFPLL_X1Y0 和 BUFPLL_X1Y1 以查看它们是否被使用来进行确认。
  • 此问题对设计的影响要依 LOCK 信号在设计中的使用方式而定。  如果使用了 Bank 2 中的一个或两个 BUFPLL,则需要确定 LOCK 始终处于高电平的应用风险。  下面提供了两项检查 范例:
    • LOCK 信号是否用于启用/复位下游逻辑,如 IOSERDES? 
    • 如果 PLL 输出时钟丢失,但 BUFPLL LOCK 信号仍处于高电平状态,这是否会对设计产生不利的影响?
  • 如果在设计中需要 LOCK 信号,请参阅下列可行的替代方法。

替代方法/解决方法:
  • 请使用 ISE 13.4 软件,目前您可以通过网页进行下载。  请采用该版本来重新实现设计。

如果无法使用 ISE 13.4 版本,则其它的一些选项包括:
  • 将 PLL/BUFPLL 移至 bank 2 以外的 Bank 中。
  • 使用 slice FF 进行 PLL 的 LOCKED 输出注册,以模拟 BUFPLL LOCK 输出。  使用注册的 LOCKED 信号,就像您使用 BUFPLL 的 LOCK 输出一样。  此信号非常类似于 LOCK 的正确行为。  在多个 Bank 中使用多个 BUFPLL 的设计通常会合并 LOCK 信号,以确保在正确锁定所有 Bank 之前未开始操作。
  • 如需了解其他选项,请联系 Xilinx 技术支持部:www.support.xilinx.com

链接问答记录

主要问答记录

Answer Number 问答标题 问题版本 已解决问题的版本
34856 Design Advisory Master Answer Record for Spartan-6 FPGA N/A N/A

相关答复记录

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43769 Design Advisory Master Answer Record for Spartan-6 FPGA SP601 Evaluation Kit N/A N/A
AR# 45011
日期 01/16/2013
状态 Active
Type 设计咨询
器件
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