AR# 45666

MIG 7 系列 v1.4 DDR3 - 为多控制器设计生成未布线设计

描述

在 MIG v1.3 至 v1.4 版本中,对于多控制器设计而言,可以在 bank 选择过程中将多个系统时钟引脚分配至相同 bank 中的不同 CC_P/N 引脚。

如果这个 bank 也具有为任意存储器控制器而分配的字节组,那么就会有无法布线的情况发生。

解决方案

由于 CMT Backbone 路径数量有限,因此该配置无法完全布线。 

CMT BackBone 有四条路径(参见 UG472 图 1-2),而该配置需要为以下信号提供五条路径:

  • c0_sys_clk_p/n
  • c0_freq_refclk
  • c0_mem_refclk
  • c0_sync_pulse
  • c1_sys_clk_p/n
 
实现过程中会出现导致 PAR 失效的如下警告:

WARNING:Route:436 - The router has detected an unroutable situation for one ormore connections. 布线器将完成设计
剩余部分,并使这些连接保持未布线状态。导致该行为的原因可能是布局问题也可能是无法布线的布局约束。
为了便于您使用 FPGA 编辑器隔离这些问题,以下给出无法布线的连接点列表(最多10个):



为了解决该问题,您必须将其中一个系统时钟引脚分配给不同 bank 中的 CC_P/N 对。

这是一种 MIG 不应允许的非法配置方式,而且将在 MIG v1.6 中修复。
AR# 45666
日期 08/19/2014
状态 Active
Type 已知问题
器件
IP