AR# 46044

LogiCORE IP AXI VDMA 设计咨询 - EDK 中的错误 TIG 传播

描述

在 AXI VDMA v5.00.a 设计的 EDK 流程中存在一个已知问题，即这些设计使用的是异步时钟模式，但是每个时钟并非完全独立。

当 VDMA 处于“同步”模式下，所有 VDMA 时钟都是相同的。然而，在“异步”模式下 (C_PRMRY_IS_ACLK_ASYNC=1)，用户需要提供所有必要的时钟。

假定在 “异步”模式下，客户使用完全不同的时钟。因此，一系列 FROM-TO TIG 将被添加到内核，用来定义不同时钟域之间的时序无关路径。然而，如果在 2 个或者更多 AXI VDMA 时钟端口上使用相同的时钟信号，则 FROM-TO TIG 将会对该时钟域中的所有路径进行错误约束。结果会使时钟域中的所有合法时序错误被禁止，很可能导致错误的时序评分。设计会因内核的错误时序而无法进行正常布局或路由。这个问题在不同设计中会有不同表现，因为 AXI VDMA 外部的模块（不在这些共享时钟作用范围内）可能会失效。总之，要谨慎处理时序相关问题。

以下是来自一个被错误约束的 AXI VDMA 内核的时序报告实例：

时序约束：路径

“TS_axi_vdma_0_from_s_axis_s2mm_aclk_to_m_axi_s2mm_aclk_path”TIG；

182402 条路径已分析，58454 个端点已分析，0 个失败端点

检测出 0 个时序错误。（0 个建立错误，0 个保持错误）

解决方案

以下情况无需使用本应对措施：

所有时钟都是同步的 (C_PRMRY_IS_ACLK_ASYNC=0)，或者
所有时钟都是异步的 (C_PRMRY_IS_ACLK_ASYNC=1) 并且连接到不同时钟源。

但是，如果满足以下条件，则必须 采取相应措施，需满足的条件为：

所有时钟都是异步的 (C_PRMRY_IS_ACLK_ASYNC=1) 并且有些时钟连接到相同的时钟源。

为了解决这个问题，需要使 AXI VDMA 内核本地化，并对 tcl 脚本进行编辑，以移除 “prmry_is_async”段中的所有错误 FROM-TO TIG。

使处理器内核实现对 XPS 工程的本地化；右键点击内核实例，选择Make This IP Local。
导航至 pcores/axi_vdma_v5_00_a_axi_datamover_v3_00_a/data 目录。
打开 axi_vdma_v5_00_a_axi_datamover_v2_1_0.mpd 文件。
编辑 55 行，将 BEGIN axi_datamover 替换成 BEGINÂ axi_vdma_v5_00_a_axi_datamover。
保存文件。
导航至pcores/axi_vdma_v5_00_a/data/ 目录。
打开axi_vdma_2_1_0.tcl 文件。
注释掉 tcl 文件 77 至 136 行中可对相同时钟域内信号进行错误约束的所有命令行。例如，如果内核被设置为异步模式 (C_PRMRY_IS_ACLK_ASYNC=1) 并且 m_axi_mm2s_aclk 和 s_axi_lite_aclk 使用相同的时钟域，注释掉下列 TIG：

puts $outputFile "TIMESPEC TS_${instname}_from_s_axi_lite_aclk_to_m_axi_mm2s_aclk = FROM \"s_axi_lite_aclk\" TO \"m_axi_mm2s_aclk\" TIG;"
puts $outputFile "TIMESPEC TS_${instname}_from_m_axi_mm2s_aclk_to_s_axi_lite_aclk = FROM \"m_axi_mm2s_aclk\" TO \"s_axi_lite_aclk\" TIG;"
保存文件。
在 XPS 中，选择 Project 并点击 Rescan User Repositories。

计划在 EDK 14.1 版本中将此问题解决。

本答复记录是否对您有帮助？

链接问答记录

主要问答记录

Answer Number	问答标题	问题版本	已解决问题的版本
46117	有关 LogiCORE IP AXI VDMA 的设计咨询主答复记录	N/A	N/A
47654	AXI Video Direct Memory Access (VDMA) - Release Notes and Known Issues	N/A	N/A

AR# 46044
日期	10/18/2012
状态	Active
Type	设计咨询
IP	AXI Video DMA

AR# 46044

LogiCORE IP AXI VDMA 设计咨询 - EDK 中的错误 TIG 传播

描述

解决方案

链接问答记录

主要问答记录

相关答复记录

应用

产品

开发者专区

技术支持

关于 Xilinx