AR# 46141

有关 Spartan-6 的设计咨询 - PLL CLKOUT3 错误移相

描述

在使用 ISE 13.4 和早期软件版本的 Spartan-6 设计中, 锁相环 (PLL) CLKOUT3 输出可能会在全部非零值情况下在硬件中 产生错误相移。

解决方案


问题描述:

在所有 Spartan-6 器件中,PLL_BASE 和 PLL_ADV (CLKOUT3_PHASE 属性为非零)会在 CLKOUT3 输出端生成一个错误相移。 这是由 软件问题引起的,会导致 PLL 配置位的设置错误。 通过一项完整的分析 证实其它输出未受影响。

设计 影响:

为了确定设计没有受到影响,可以使用设计的 .ncd 文件打开 FPGA 编辑器。 打开每个 PLL 模块, 在顶端菜单栏选择“显示/隐藏属性”按钮(“F=”),并且 检查 CLKOUT3_PHASE 的值,确认该值为零。

在受影响的设计中, 典型的情况是 将 CLKOUT3_DIVIDE 的值设置为 8 或者小于 8,那么相移误差可达到 45 度或更多,在硬件中这种误差会体现得更加明显。 然而,相移误差角度会根据 PLL 和 PHASE 设置不同而发生变化, 因此最好在硬件测试中对设计进行检查,加以确认。 软件时序分析和仿真无法体现误差,原因是它发生在 BitGen。

软件影响:

该问题会影响所有早期和当前的软件版本,包括 ISE 13.4。 下一版本的 ISE 软件 将针对该问题 进行修改。

应对措施:

主要措施是避免将 CLKOUT3 输出用于任何存在相移的时钟。 CLKOUT3 输出只能用于相移为 0 的情况。

如果您的设计无法采用以上推荐的应对措施,并需要额外协助,请通过如下网址联系 Xilinx 技术支持 www.support.xilinx.com

链接问答记录

相关答复记录

Answer Number 问答标题 问题版本 已解决问题的版本
34856 Design Advisory Master Answer Record for Spartan-6 FPGA N/A N/A
46790 Spartan-6 FPGA Design Assistant - Troubleshooting Common Clocking Problems N/A N/A
AR# 46141
日期 02/27/2013
状态 Active
Type 设计咨询
器件
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