2. 技术支持
  3. AR# 46370: Xilinx 7 系列 FPGA 解决方案中心

Xilinx 7 系列 FPGA 解决方案中心

7 系列 FPGA 解决方案中心的作用是解决所有与 7 系列器件有关的问题。无论您是使用 7 系列 FPGA 进行新的设计还是寻求解决问题，请使用 7 系列 FPGA 解决方案中心来指导您获取正确的信息。

设计助手

Xilinx 7 Series FPGA Solution Center - Design Assistant

The 7 Series FPGA Design Assistant walks you through the recommended design flow for 7 series FPGAs while debugging commonly encountered issues for clocking, fabric, and block RAM/FIFO design. The Design Assistant not only provides useful design and troubleshoot information, but also points you to the exact documentation you need to help you design efficiently with 7 series FPGAs.

NOTE: This answer record is part of the Xilinx 7 Series FPGA Solution Center (Xilinx Answer 46370). The Xilinx 7 Series FPGA Solution Center is available to address all questions related to 7 series devices. Whether you are starting a new design with 7 series FPGAs or troubleshooting a problem, use the 7 Series FPGA Solution Center to guide you to the right information.


First, select the design phase for which you have a question or are troubleshooting an issue related to your 7 series FPGA design. This ensures that the Design Assistant points you to the information you need to move forward with your design.

(Xilinx Answer 46433) - Getting Started with 7 series FPGAs
(Xilinx Answer 46489) - Designing for 7 series FPGAs
(Xilinx Answer 46520) - Board Level Considerations
(Xilinx Answer 46719) - Troubleshooting - Clocking, Fabric, block RAM/FIFO

* For troubleshooting of other areas of FPGA design, please see the Top Issues and Design Assistant areas of other available solutions centers.


技术文档

7 Series FPGA Documentation - What documentation should I review to find out if the 7 series FPGA features and specifications are right for my system?

What documentation should I review to find out if the 7 series FPGA features and specifications are right for my system?

NOTE: This answer record is part of the Xilinx 7 Series FPGA Solution Center (Xilinx Answer 46370). The Xilinx 7 Series FPGA Solution Center is available to address all questions related to 7 series devices. Whether you are starting a new design with 7 series FPGAs or troubleshooting a problem, use the 7 Series FPGA Solution Center to guide you to the right information.


The 7 Series FPGA Documentation Center contains all 7 series FPGA related documentation:
http://www.xilinx.com/support/documentation/7_series.htm

The following documents are available:

  • 7 Series FPGAFamily Overview
  • Artix-7 FPGA Data Sheet: DC and Switching Characteristics
  • Kintex-7 FPGA Data Sheet: DC and Switching Characteristics
  • Virtex-7 FPGA Data Sheet: DC and Switching Characteristics
  • 7 SeriesErrata
  • 7 SeriesUser Guides

Use the7 Series Family Overview to understand the features available in the7 series FPGA device family and view the differences among the devices within the 7 series FPGA family to assist in product selection.

Use the7 Series FPGA Data Sheets to review the DC and Switching Characteristic specifications for the7 series device family.

Review the7 Series Errata to determine whether the device you are considering has any exceptions to data sheet specifications.

Review the7 Series User Guides to understand usage details for the7 series FPGA resources.


设计咨询

Kintex-7 FPGA 设计咨询主答复记录

针对一般设计过程出现的重大问题创建设计咨询答复记录，精选后用于赛灵思提醒通知系统。

此设计咨询涵盖了 Kintex-7 器件及影响 Kintex-7 FPGA 设计的相关问题。


2020 年 4 月 15 日发布的设计咨询提醒

2020 年 4 月 15 日（赛灵思答复记录 73541）7 系列/Virtex-6 FPGA 设计咨询：破解比特流加密。[SECURITY]

2017 年 4 月 17 日发布的设计咨询提醒

2017 年 4 月 17 日（赛灵思答复记录 69034）7 系列、UltraScale 和 UltraScale+ 设计咨询，Vivado 2016.3 之前的所有版本均未包含差分 I/O 标准的飞行时间延迟。

2016 年 3 月 28 日发布的设计咨询提醒

2016 年 3 月 28 日（赛灵思答复记录 66173）Vivado 2015.4 设计咨询 - Vivado 最差负时序裕量 (Timing WNS) 提醒 - BUFR 到 BUFG 的时钟路径上缺失时序弧 (arc)，导致开发板上出现保持时间违例

2014 年 11 月 10 日发布的设计咨询提醒

2014 年 11 月 10 日（赛灵思答复记录 62631）Vivado 2014.3 设计咨询 - 针对 7 系列和 UltraScale FPGA 的编程 eFUSE 寄存器操作失败[SECURITY]

2014 年 9 月 22 日发布的设计咨询提醒

2014 年 9 月 22 日（赛灵思答复记录 61875）基于 QPLL 的 7 系列 FPGA GTX/GTH 设计的设计咨询：配置完成后最少 500ns 的时间内不能启用 QPLLPD。

2014 年 6 月 16 日发布的设计咨询提醒

2014 年 6 月 16 日（赛灵思答复记录 60845）MIG 7 系列 RLDRAM3 设计咨询 - 针对综合与实现，SIM_BYPASS_INIT_CAL 误设为“FAST”
2014 年 6 月 16 日（赛灵思答复记录 59294）GT 向导设计咨询 - CPLL 在 7 系列收发器上电时产生功率尖峰

2014 年 5 月 26 日发布的设计咨询提醒

2014 年 5 月 26 日（赛灵思答复记录 60356）7 系列 FPGA 收发器向导 v3.2 或更低版本的设计咨询 - XDC 约束必要更新
2014 年 5 月 26 日（赛灵思答复记录 45360）Kintex-7 和 Virtex-7 FPGA GTX 收发器设计咨询 - 更新对应 SATA Gen 2/Gen 3 的 RXCDR_CFG 设置，PMA_RSV 更新为 6.6 Gbps

  

2014 年 1 月 20 日发布的设计咨询提醒

2014 年 1 月 20 日（赛灵思答复记录 59035）7 系列 FPGA GTX/GTH 收发器设计咨询 - QPLL 不支持 PCIe Gen1/Gen2

2013 年 11 月 25 日发布的设计咨询提醒

2013 年 11 月 25 日（赛灵思答复记录 58244）7 系列 FPGA GTX 收发器设计咨询 - DFE 模式下的 RXDFEXYDEN 端口更新
2013 年 11 月 25 日（赛灵思答复记录 45360）Kintex-7 和 Virtex-7 FPGA GTX 通用 ES 收发器设计咨询更新：新增对应用户指南 UG476 中有关 RX_DFE_KL_CFG2 设置的引用

2013 年 10 月 23 日发布的设计咨询提醒

2013 年 10 月 23 日（赛灵思答复记录 51554）Aurora 64B66B v8.1 或更低版本的设计咨询 - 核初始化在连续 RESET 和 PMA_INIT 输入上不一致

2013 年 9 月 16 日发布的设计咨询提醒

2013 年 9 月 16 日（赛灵思答复记录 57193）Artix-7、Kintex-7、Virtex-7、Zynq-7000 封装的设计咨询 - 7 系列热阻值（Theta-JA、Theta-JB 和 Theta-JC）更新，提供更精确的值，许多值有大幅更改

2013 年 8 月 26 日发布的设计咨询提醒

2013 年 8 月 19 日(Xilinx 答复 57045)Artix-7/Kintex-7 设计咨询 - 在 CFGBVS 设置为 Bank 0 的 VCCO 时，Bank 14 和 15 的配置电压限制为 3.3V 或 2.5V。

2013 年 8 月 5 日发布的设计咨询提醒

2013 年 8 月 5 日（赛灵思答复记录 55009）7 系列 FPGA GTX/GTH/GTP 收发器设计咨询更新 - TX 同步控制器在缓存旁路模式下的相位对齐变更，包含 IP 答复记录的链接

2013 年 5 月 20 日发布的设计咨询提醒

2013 年 5 月 16 日（赛灵思答复记录 55009）7 系列 FPGA GTX/GTH/GTP 收发器设计咨询更新 - TX 同步控制器在缓存旁路模式下的相位对齐变更，包含 IP 答复记录的链接

2013 年 5 月 13 日发布的设计咨询提醒

2013 年 5 月 13 日（赛灵思答复记录 55366）7 系列 FPGA GTX/GTH/GTP 收发器设计咨询 - 收发器向导设置非最佳的 RX 端接使用模式
2013 年 5 月 13 日（赛灵思答复记录 55791）7 系列 FPGA 收发器向导设计咨询 - 向导 v2.5 版必要更新

2013 年 4 月 3 日发布的设计咨询提醒

2013 年 4 月 3 日（赛灵思答复记录 55009）7 系列 FPGA GTX/GTH/GTP 收发器设计咨询 - 缓存旁路模式下的 TX 同步控制器相位对齐变更
2013 年 4 月 3 日（赛灵思答复记录 50906）量产 Kintex-7 325T、410T、420T 和 Virtex-7 485XT、690XT 设计咨询 - GES 与量产器件之间的比特流兼容性要求：7V690T 量产器件更新

2013 年 1 月 21 日发布的设计咨询提醒

2013 年 1 月 17 日（赛灵思答复记录 53740）7 系列赛灵思 PCI Express 核设计咨询更新 - 冷温下 TXOUTCLK 上无时钟输出

2012 年 12 月 18 日发布的设计咨询提醒

2012 年 12 月 13 日（赛灵思答复记录 45360）Kintex-7 和 Virtex-7 FPGA GTX 通用 ES 收发器的设计咨询更新：为 SATA SSC 新增了 RXCDR_CFG 设置，并新增不使用 OOB 时的 RXELECIDLEMODE/RXBUF_RESET_ON_EIDLE 注释。

2012 年 11 月 5 日发布的设计咨询提醒

2012 年 10 月 31 日（赛灵思答复记录 50617）Kintex-7 和 Virtex-7 FPGA 量产 GTX 收发器（参考特定器件）设计咨询更新；更新比特流兼容性部分
2012 年 10 月 25 日（赛灵思答复记录 50906）量产 Kintex-7 325T、410T 和 Virtex-7 485XT 设计咨询更新 - GES 与量产器件之间的比特流兼容性要求；14.3/2012.3 版本更新

2012 年 10 月 29 日发布的设计咨询提醒

2012 年 10 月 25 日（赛灵思答复记录 52193）7 系列 BPI 多重启动设计咨询 - 当出现回退时，闪存访问总是处于 BPI 异步模式

2012 年 10 月 22 日发布的设计咨询提醒

2012 年 10 月 22 日（赛灵思答复记录 45360）在 Kintex-7 和 Virtex-7 FPGA GTX 通用 ES 收发器设计咨询中更新 RXCDR_CFG 值
2012 年 10 月 22 日(Xilinx Answer 50617)更新了 Kintex-7 与 Virtex-7 FPGA 量产 GTX 收发器设计咨询的比特流兼容性部分

2012 年 10 月 15 日发布的设计咨询提醒

2012 年 10 月 15 日（赛灵思答复记录 51884）Kintex-7 和 Virtex-7 GTX 量产芯片设计咨询：CDR 属性更新

2012 年 9 月 10 日发布的设计咨询提醒

2012 年 9 月 10 日（赛灵思答复记录 51580）7 系列 14.1/14.2 时序分析设计咨询 - 块 RAM (BRAM) 或 FIFO 组件的时钟到达时间不正确，无法进行 PERIOD 约束分析

答复记录已升级到设计咨询

2012 年 9 月 10 日（赛灵思答复记录 45781）7 系列 XADC 设计咨询 - 使用 XADCEnhancedLinearity BitGen 选项
2012 年 9 月 10 日（赛灵思答复记录 44971）7 系列 XADC 设计咨询 - 片上参考的精度

2012 年 8 月 20 日发布的设计咨询提醒

2012 年 8 月 17 日（赛灵思答复记录 50906）量产 Kintex-7 325T、410T 和 Virtex-7 485XT 设计咨询 - GES 与量产器件之间的比特流兼容性要求
2012 年 8 月 20 日（赛灵思答复记录 51296）设计咨询 - ISE 14.2 和 Vivado 2012.2 版本中的 7 系列封装飞行时间变更

2012 年 7 月 25 日发布的设计咨询提醒

2012 年 7 月 19 日（赛灵思答复记录 47817）Kintex-7/Virtex-7 GTX 收发器上电/下电设计咨询更新，含遵循建议顺序情况下的附加电流汲取信息、有关电流汲取持续时间的信息、同步上电信息及其它 FAQ。
2012 年 7 月 19 日（赛灵思答复记录 45360）Kintex-7 和 Virtex-7 FPGA GTX 通用 ES 收发器设计咨询更新（含 RX_DFE_XYD_CFG 值）。
2012 年 7 月 19 日（赛灵思答复记录 50617）Kintex-7 和 Virtex-7 FPGA 量产 GTX 收发器设计咨询。

2012 年 7 月 2 日发布的设计咨询提醒

2012 年 6 月 28 日（赛灵思答复记录 47817）Kintex-7/Virtex-7 GTX 收发器上电设计咨询。
2012 年 6 月 28 日（赛灵思答复记录 45360）Kintex-7 和 Virtex-7 FPGA GTX 收发器通用工程样品 (ES) 芯片设计咨询更新 - 更新 GTX 软件使用模式更改，包含最新 GTXE2_COMMON 使用模型更改信息。

2012 年 5 月 8 日发布的设计咨询提醒

2012 年 5 月 7 日（赛灵思答复记录 47248）Kintex-7 FPGA 设计咨询 - XC7K325T CES9937 初始工程样品 (IES) 仅在 ISE 13.4 中受支持

2012 年 3 月 26 日发布的设计咨询提醒

2012 年 3 月 22 日（赛灵思答复记录 45360）Kintex-7 和 Virtex-7 FPGA GTX 收发器通用工程样品 (ES) 芯片设计咨询 - 为半速率模式更新 RXCDR_CFG 设置。

2012 年 2 月 27 日发布的设计咨询提醒

2012 年 2 月 23 日（赛灵思答复记录 45360）Kintex-7 和 Virtex-7 FPGA GTX 收发器设计咨询更新 - 通用工程样品 (ES) 芯片的属性更新、问题及解决方法：包含新的 RXCDR_CFG 设置以及 GTX 软件已知问题/使用模式更改的链接。

2012 年 1 月 30 日发布的设计咨询提醒

2012 年 1 月 24 日（赛灵思答复记录 45360）Kintex-7 和 Virtex-7 FPGA GTX 收发器设计咨询 - 通用工程样品 (ES) 芯片的属性更新、问题及变通方法

2012 年 1 月 16 日发布的设计咨询提醒

2012 年 1 月 10 日（赛灵思答复记录 45633）7 系列 MIG DDR3/DDR2 设计咨询 - 针对 CKE 和 ODT 的管脚布局更新；现有 UCF 必须验证

2011 年 11 月 21 日发布的设计咨询提醒

2011 年 11 月 21 日（赛灵思答复记录 44174）有关启动后正确同步触发器和 SRL 的方法的设计咨询

2011 年 7 月 6 日发布的设计咨询提醒

2011 年 7 月 6 日（赛灵思答复记录 42615）7 系列 FPGA 收发器设计咨询 - ISE 13.2 软件中的 GTX 端口名称更改

Answer Number 问答标题 问题版本 已解决问题的版本
44174 设计咨询 - 在启动后正确同步化SRL与触发器的技巧 N/A N/A
50906 有关量产 Kintex-7 325T、410T、420T 和 Virtex-7 485XT 、690XT 、 1140XT 的设计咨询 - 通用工程样片 (GES) 和量产器件之间的比特流兼容性要求 N/A N/A
51580 有关 14.1/14.2 时序分析 7 系列的答复记录 – 用于 PERIOD 约束分析的 Block Ram (BRAM) 或 FIFO 组件的时钟到达时间不正确 N/A N/A
45781 7 系列 XADC 的设计咨询 — 使用 XADCEnhancedLinearity BitGen 选项 N/A N/A
44971 Design Advisory for 7 Series XADC - Accuracy of On Chip Reference N/A N/A
52193 7 系列 BPI 多重引导设计咨询 – 当出现回退时，闪存访问总是处于 BPI 异步模式 N/A N/A
53740 有关 7 系列 Xilinx PCI Express 内核的设计咨询 - 在低温情况下，TXOUTCLK 上无时钟输出 N/A N/A
55791 面向 7 系列 FPGA 收发器向导的设计咨询：向导 v2.5 版所需的更新 N/A N/A
55366 面向 7 系列 FPGA GTX/GTH/GTP 收发器的设计咨询：收发器向导设置非最佳的 RX 端接使用模式 N/A N/A
57045 Artix-7/Kintex-7 设计建议 — 在 CFGBVS 设置为 Bank 0 的 VCCO 时，Bank 14 和 15 的配置电压限制为 3.3V 或 2.5V。 N/A N/A
57193 面向 Artix-7、Kintex-7、Virtex-7、Zynq-7000 封装的设计咨询：7 系列器件的热阻值（θ-JA、θ-JB 和 θ-JC）已用更加准确的值加以更新，其中许多有显著的改变。 N/A N/A
51554 面向 Aurora 64B66B v8.1 或更早版本的设计咨询 - 内核初始化在连续 RESET 和 PMA_INIT 输入上不一致 N/A N/A
58244 7 系列 FPGA GTX 收发器的设计咨询 - DFE 模式下的 RXDFEXYDEN 端口更新 N/A N/A
59035 面向 7 系列 FPGA GTX/GTH 收发器的设计咨询 - QPLL 不支持 PCIe Gen1/Gen2 N/A N/A
62631 Design Advisory for Vivado 2014.3 - Program eFUSE Registers operation failure for 7 series and UltraScale FPGAs N/A N/A

Virtex-7 FPGA 设计咨询主答复记录

针对一般设计过程出现的重大问题创建设计咨询答复记录，精选后用于赛灵思提醒通知系统。

此设计咨询涵盖了 Virtex-7 FPGA 及影响 Virtex-7 FPGA 设计的相关问题。


2021 年 3 月 8 日发布的设计咨询

2021 年 4 月 7 日（赛灵思答复记录 76171）设计咨询：赛灵思建议用户自行为现场系统生成密钥，然后将生成的密钥提供给开发工具。[SECURITY]

2020 年 4 月 15 日发布的设计咨询提醒

2020 年 4 月 15 日(赛灵思答复记录 73541)7 系列/Virtex-6 FPGA 设计咨询：破解比特流加密。[SECURITY]

2017 年 4 月 17 日发布的设计咨询提醒

2017 年 4 月 14 日（赛灵思答复记录 69034）7 系列、UltraScale 和 UltraScale+ 设计咨询，Vivado 2016.3 之前的所有版本均未包含差分 I/O 标准的飞行时间延迟。

2016 年 3 月 28 日发布的设计咨询提醒

2016 年 3 月 24 日（赛灵思答复记录 66173）Vivado 2015.4 设计咨询 - Vivado 最差负时序裕量 (Timing WNS) 提醒 - BUFR 到 BUFG 的时钟路径上缺失时序弧 (arc)，导致开发板上出现保持时间违例

2015 年 1 月 19 日发布的设计咨询提醒

2015 年 1 月 19 日（赛灵思答复记录 63110）7 系列 GTH 收发器向导设计咨询：在 Vivado 2013.4 升级到 2014.4 后，经调整后 DFE 被错误设置为 HOLD。

2014 年 11 月 10 日发布的设计咨询提醒

2014 年 11 月 10 日（赛灵思答复记录 62631）Vivado 2014.3 设计咨询 - 针对 7 系列和 UltraScale FPGA 的编程 eFUSE 寄存器操作失败[SECURITY]

2014 年 9 月 22 日发布的设计咨询提醒

2014 年 9 月 29 日（赛灵思答复记录 61875）基于 QPLL 的 7 系列 FPGA GTX/GTH 设计的设计咨询：配置完成后最少 500ns 的时间内不能启用 QPLLPD。

2014 年 9 月 1 日发布的设计咨询提醒

2014 年 9 月 1 日（赛灵思答复记录 61748）Vivado Power/XPE 设计咨询 - GTH - LPM/DFE 模式在 XPE 中 MGTAVcc 电流低报。

2014 年 6 月 16 日发布的设计咨询提醒

2014 年 6 月 16 日（赛灵思答复记录 60845）MIG 7 系列 RLDRAM3 设计咨询 - 针对综合与实现，SIM_BYPASS_INIT_CAL 误设为“FAST”
2014 年 6 月 16 日(赛灵思答复记录 59294)GT 向导设计咨询 - CPLL 在 7 系列收发器上电时产生功率尖峰

2014 年 5 月 26 日发布的设计咨询提醒


2014 年 5 月 26 日（赛灵思答复记录 60356）7 系列 FPGA 收发器向导 v3.2 或更低版本的设计咨询 - XDC 约束必要更新
2014 年 5 月 26 日（赛灵思答复记录 60489）7 系列 FPGA 收发器向导 v3.2 或更低版本的设计咨询：GTH/GTP 量产 RX 复位顺序停滞
2014 年 5 月 26 日（赛灵思答复记录 45360）Kintex-7 和 Virtex-7 FPGA GTX 收发器设计咨询 - 更新对应 SATA Gen 2/Gen 3 的 RXCDR_CFG 设置，PMA_RSV 更新为 6.6 Gbps

2014 年 1 月 20 日发布的设计咨询提醒

2014 年 1 月 20 日（赛灵思答复记录 59035）7 系列 FPGA GTX/GTH 收发器设计咨询 - QPLL 不支持 PCIe Gen1/Gen2

2013 年 11 月 25 日发布的设计咨询提醒

2013 年 11 月 25 日（赛灵思答复记录 58244）7 系列 FPGA GTX 收发器设计咨询 - DFE 模式下的 RXDFEXYDEN 端口更新
2013 年 11 月 25 日（赛灵思答复记录 45360）Kintex-7 和 Virtex-7 FPGA GTX 通用 ES 收发器设计咨询更新：新增对应用户指南 UG476 中有关 RX_DFE_KL_CFG2 设置的引用

2013 年 10 月 23 日发布的设计咨询提醒

2013 年 10 月 23 日（赛灵思答复记录 51554）Aurora 64B66B v8.1 或更低版本的设计咨询 - 核初始化在连续 RESET 和 PMA_INIT 输入上不一致

2013 年 9 月 16 日发布的设计咨询提醒

2013 年 9 月 16 日（赛灵思答复记录 57193）Artix-7、Kintex-7、Virtex-7、Zynq-7000 封装的设计咨询 - 7 系列热阻值（Theta-JA、Theta-JB 和 Theta-JC）更新，提供更精确的值，许多值有大幅更改

2013 年 8 月 5 日发布的设计咨询提醒

2013 年 8 月 5 日（赛灵思答复记录 55009）7 系列 FPGA GTX/GTH/GTP 收发器设计咨询更新 - TX 同步控制器在缓存旁路模式下的相位对齐变更，包含 IP 答复记录的链接

2013 年 7 月 29 日发布的设计咨询提醒

2013 年 7 月 29 日（赛灵思答复记录 51625）Virtex-7 FPGA GTH 通用 ES 收发器设计咨询：QPLL_CFG、QPLL_LOCK_CFG 和 QPLL_LOCK_CFG 属性更新
2013 年 7 月 29 日（赛灵思答复记录 56332）Virtex-7 GTH 设计咨询 - 量产芯片的 QPLL 属性更新：QPLL_CFG、QPLL_LOCK_CFG 和 COMMON_CFG 属性更新

2013 年 5 月 20 日发布的设计咨询提醒

2013 年 5 月 16 日（赛灵思答复记录 55009）7 系列 FPGA GTX/GTH/GTP 收发器设计咨询更新 - TX 同步控制器在缓存旁路模式下的相位对齐变更，包含 IP 答复记录的链接

2013 年 5 月 13 日发布的设计咨询提醒

2013 年 5 月 13 日（赛灵思答复记录 55366）7 系列 FPGA GTX/GTH/GTP 收发器设计咨询 - 收发器向导设置非最佳的 RX 端接使用模式
2013 年 5 月 13 日（赛灵思答复记录 55791）7 系列 FPGA 收发器向导设计咨询 - 向导 v2.5 版必要更新

2013 年 4 月 15 日发布的设计咨询提醒

2013 年 4 月 12 日（赛灵思答复记录 51625）Virtex-7 FPGA GTH 通用 ES 收发器设计咨询：将 GTHE2_COMMON/BIAS_CFG 使用模式更新为包含时钟随路，并新增 RX 复位顺序的 TX 同步控制器部分

2013 年 4 月 3 日发布的设计咨询提醒

2013 年 4 月 3 日（赛灵思答复记录 55009）7 系列 FPGA GTX/GTH/GTP 收发器设计咨询 - 缓存旁路模式下的 TX 同步控制器相位对齐变更
2013 年 3 月 26 日（赛灵思答复记录 51625）Virtex-7 FPGA GTH 通用 ES 收发器设计咨询：RX_DFE_KL_CFG 设置更新
2013 年 4 月 3 日（赛灵思答复记录 50906）量产 Kintex-7 325T、410T、420T 和 Virtex-7 485XT、690XT 设计咨询 - GES 与量产器件之间的比特流兼容性要求：7V690T 量产器件更新

2013 年 3 月 19 日发布的设计咨询提醒

2013 年 3 月 7 日（赛灵思答复记录 51625）Virtex-7 FPGA GTH 通用 ES 收发器设计咨询：更新适配模式下的 LPM 端口设置，将 QPLL_CFG 设置从“线速率”更改为 QPLL 频率

2013 年 2 月 25 日发布的设计咨询提醒

2013 年 2 月 21 日（赛灵思答复记录 53779）Virtex-7 FPGA GTH 量产收发器设计咨询；RX 复位顺序要求已更新以反映正确的 GTH 模式组合，其中含全新复位要求

2013 年 2 月 18 日发布的设计咨询提醒

2013 年 2 月 15 日（赛灵思答复记录 51625）Virtex-7 FPGA GTH 通用 ES 收发器设计咨询：新增对应 PCIe Gen3 的 RXCDR_CFG 设置，DFE 端口设置更新为调整模式

2013 年 2 月 11 日发布的设计咨询提醒

2013 年 2月 4 日（赛灵思答复记录 47128）Virtex-7 FPGA GTH 收发器设计咨询 - 初始工程样品 (ES) 芯片的属性更新、问题及变通方法；新增 PCS_RSVD_ATTR[8] 和注释

2013 年 2 月 4 日发布的设计咨询提醒

2013 年 1 月 31 日（赛灵思答复记录 53779）Virtex-7 FPGA GTH 收发器设计咨询：量产芯片的 RX 复位顺序要求

2013 年 1 月 21 日发布的设计咨询提醒

2013 年 1 月 17 日（赛灵思答复记录 53740）7 系列赛灵思 PCI Express 核设计咨询更新 - 低温下 TXOUTCLK 上无时钟输出。

2013 年 1 月 14 日发布的设计咨询提醒

2013 年 1 月 9 日（赛灵思答复记录 51625）Virtex-7 FPGA GTH 通用 ES 收发器设计咨询提醒：更新 BIAS_CFG、QPLL_CFG 设置并在表中新增 QPLL_CLKOUT_CFG。

2012 年 12 月 18 日发布的设计咨询提醒

2012 年 12 月 13 日（赛灵思答复记录 51625）Virtex-7 FPGA GTH 通用 ES 收发器设计咨询更新：新增对应 SATA SSC 的 RXCDR_CFG 设置，并新增不使用 OOB 时的 RXELECIDLEMODE/RXBUF_RESET_ON_EIDLE 注释。
2012 年 12 月 13 日（赛灵思答复记录 45360）Kintex-7 和 Virtex-7 FPGA GTX 通用 ES 收发器的设计咨询更新：为 SATA SSC 新增了 RXCDR_CFG 设置，并新增不使用 OOB 时的 RXELECIDLEMODE/RXBUF_RESET_ON_EIDLE 注释。

2012 年 11 月 13 日发布的设计咨询提醒

2012 年 11 月 9 日（赛灵思答复记录 47443）更新 Virtex-7 GTH 收发器上电/下电的设计咨询中的表 1，更新为包含所有器件和封装

2012 年 11 月 5 日发布的设计咨询提醒

2012 年 10 月 31 日（赛灵思答复记录 50617）Kintex-7 和 Virtex-7 FPGA 量产 GTX 收发器（参考特定器件）设计咨询更新；更新比特流兼容性部分
2012 年 10 月 25 日（赛灵思答复记录 52193）7 系列 BPI 多重启动设计咨询 - 当出现回退时，闪存访问总是处于 BPI 异步模式
2012 年 10 月 25 日（赛灵思答复记录 51625）Virtex-7 FPGA GTH 收发器设计咨询更新 - 通用工程样品 (ES) 芯片的属性更新、问题及变通方法；新增对应 8B/10B 的 RXCDR_CFG 值

2012 年 10 月 18 日发布的设计咨询提醒

2012 年 10 月 17 日（赛灵思答复记录 51625）Virtex-7 FPGA GTH 收发器设计咨询 - 通用工程样品 (ES) 芯片的属性更新、问题及变通方法
2012 年 10 月 17 日（赛灵思答复记录 51884）Kintex-7 和 Virtex-7 FPGA GTX 量产芯片设计咨询 - CDR 属性更新
2012 年 10 月 17 日（赛灵思答复记录 47128）Virtex-7 FPGA GTH 收发器设计咨询更新 - 初始工程样品 (ES) 芯片的属性更新、问题及变通方法；新增 ACJTAG 使用模式

2012 年 9 月 10 日发布的设计咨询提醒

2012 年 9 月 10 日（赛灵思答复记录 51580）7 系列 FPGA 14.1/14.2 时序分析设计咨询 - 块 RAM (BRAM) 或 FIFO 组件的时钟到达时间不正确，无法进行 PERIOD 约束分析

答复记录已升级至设计咨询

2012 年 9 月 10 日（赛灵思答复记录 45781）7 系列 XADC 设计咨询 - 使用 XADCEnhancedLinearity BitGen 选项
2012 年 9 月 10 日（赛灵思答复记录 44971）7 系列 XADC 设计咨询 - 片上参考的精度

2012 年 8 月 20 日发布的设计咨询提醒

2012 年 8 月 20 日（赛灵思答复记录 51296）设计咨询 - ISE 14.2 和 Vivado 2012.2 Design Suite 版本中 7 系列封装飞行时间 (Package Flight Time) 的变更
2012 年 8 月 17 日（赛灵思答复记录 50906）量产 Kintex-7 325T、410T 和 Virtex-7 485XT 设计咨询 - GES 与量产器件之间的比特流兼容性要求
2012 年 8 月 17 日（赛灵思答复记录 47443）Virtex-7 GTH 收发器上电/下电设计咨询更新，更新了附加 VMGTAVTT 电流汲取值

2012 年 8 月 13 日发布的设计咨询提醒

2012 年 8 月 10 日（赛灵思答复记录 47128）Virtex-7 GTH 初始 ES 收发器设计咨询更新：在 GTHE2_COMMON/BIAS_CFG 部分中提供 GTHE2_COMMON 例化示例，并新增针对 ISE 14.2/Vivado 2012.2 的部分常规引用。

2012 年 7 月 30 日发布的设计咨询提醒

2012 年 7 月 27 日（赛灵思答复记录 47128）Virtex-7 GTH 初始 ES 收发器设计咨询更新，即 GTH 电阻校准正确且无需变通方法。

2012 年 7 月 25 日发布的设计咨询提醒

2012 年 7 月 19 日（赛灵思答复记录 47443）Virtex-7 GTH 收发器上电/下电设计咨询更新，含电流汲取持续时间信息、同步上电信息及其它 FAQ。
2012 年 7 月 19 日（赛灵思答复记录 47817）Kintex-7/Virtex-7 GTX 收发器上电/下电设计咨询更新，含遵循建议顺序情况下的附加电流汲取信息、有关电流汲取持续时间的信息、同步上电信息及其它 FAQ。
2012 年 7 月 19 日（赛灵思答复记录 45360）Kintex-7 和 Virtex-7 FPGA GTX 通用 ES 收发器设计咨询更新（含 RX_DFE_XYD_CFG 值）。
2012 年 7 月 19 日（赛灵思答复记录 50617）Kintex-7 和 Virtex-7 FPGA 量产 GTX 收发器设计咨询。

2012 年 7 月 16 日发布的设计咨询提醒

2012 年 7 月 12 日（赛灵思答复记录 47128）Virtex-7 GTH 初始 ES 收发器设计咨询更新，含 QPLL_CFG 和 QPLL_LOCK_CFG 更新值以及“GTH 收发器链路裕度减少”部分。

2012 年 7 月 2 日发布的设计咨询提醒

2012 年 6 月 28 日（赛灵思答复记录 47817）Kintex-7/Virtex-7 GTX 收发器上电设计咨询。
2012 年 6 月 28 日（赛灵思答复记录 47128）Virtex-7 GTH 初始 ES 收发器设计咨询更新，在属性和端口部分中包含最新 PMA_RSV2、RX_BIAS_CFG 和 RXDFEXYDEN 值。
2012 年 6 月 28 日（赛灵思答复记录 45360）Kintex-7 和 Virtex-7 FPGA GTX 收发器设计咨询 - 通用工程样品 (ES) 芯片的属性更新、问题及变通方法。

2012 年 6 月 11 日发布的设计咨询提醒

2012 年 6 月 8 日（赛灵思答复记录 47443）7 系列 FPGA GTH 收发器上电设计咨询更新。

2012 年 5 月 28 日发布的设计咨询提醒

2012 年 5 月 24 日（赛灵思答复记录 47128）设计咨询更新，包含 GTHE2_COMMON 和终端使用模式、初始 ES 勘误表项部分，并更新电阻校准部分。

2012 年 5 月 15 日发布的设计咨询提醒

2012 年 5 月 14 日（赛灵思答复记录 47128）将设计咨询标题更新为“Virtex-7 FPGA GTH 收发器 - 初始工程样本 (ES) 芯片的属性更新、问题及变通方法”，包含“电阻校准”段落并更新 BIAS_CFG 设置

2012 年 5 月 8 日发布的设计咨询提醒

2012 年 5 月 3 日（赛灵思答复记录 47128）Virtex-7 FPGA GTH 收发器设计咨询 - 初始工程样品 (ES) 芯片的属性更新和使用模式
2012 年 5 月 3 日（赛灵思答复记录 47443）7 系列 FPGA GTH 收发器设计咨询 - 静态功耗勘误表

2012 年 4 月 30 日发布的设计咨询提醒

2012 年 4 月 30 日（赛灵思答复记录 47342）Virtex-7 GTH 串行收发器封装图更正的设计咨询

2012 年 1 月 16 日发布的设计咨询提醒

2012 年 1 月 10 日（赛灵思答复记录 45633）7 系列 MIG DDR3/DDR2 设计咨询 - 针对 CKE 和 ODT 的管脚布局更新；现有 UCF 必须验证

2011 年 11 月 21 日发布的设计咨询提醒

2011 年 11 月 21 日（赛灵思答复记录 44174）有关启动后正确同步触发器和 SRL 的方法的设计咨询

2011 年 7 月 6 日发布的设计咨询提醒

2011 年 7 月 6 日（赛灵思答复记录 42615）7 系列 FPGA 收发器设计咨询 - ISE 13.2 设计咨询中的 GTX 端口名称变更

Answer Number 问答标题 问题版本 已解决问题的版本
44174 设计咨询 - 在启动后正确同步化SRL与触发器的技巧 N/A N/A
50906 有关量产 Kintex-7 325T、410T、420T 和 Virtex-7 485XT 、690XT 、 1140XT 的设计咨询 - 通用工程样片 (GES) 和量产器件之间的比特流兼容性要求 N/A N/A
51296 设计咨询 - ISE 14.2 和 Vivado 2012.2 Design Suite 版本中 7 系列包延迟时间 (Package Flight Time) 的改变 N/A N/A
51580 有关 14.1/14.2 时序分析 7 系列的答复记录 – 用于 PERIOD 约束分析的 Block Ram (BRAM) 或 FIFO 组件的时钟到达时间不正确 N/A N/A
45781 7 系列 XADC 的设计咨询 — 使用 XADCEnhancedLinearity BitGen 选项 N/A N/A
44971 Design Advisory for 7 Series XADC - Accuracy of On Chip Reference N/A N/A
55791 面向 7 系列 FPGA 收发器向导的设计咨询：向导 v2.5 版所需的更新 N/A N/A
55366 面向 7 系列 FPGA GTX/GTH/GTP 收发器的设计咨询：收发器向导设置非最佳的 RX 端接使用模式 N/A N/A
57193 面向 Artix-7、Kintex-7、Virtex-7、Zynq-7000 封装的设计咨询：7 系列器件的热阻值（θ-JA、θ-JB 和 θ-JC）已用更加准确的值加以更新，其中许多有显著的改变。 N/A N/A
51554 面向 Aurora 64B66B v8.1 或更早版本的设计咨询 - 内核初始化在连续 RESET 和 PMA_INIT 输入上不一致 N/A N/A
58244 7 系列 FPGA GTX 收发器的设计咨询 - DFE 模式下的 RXDFEXYDEN 端口更新 N/A N/A
59035 面向 7 系列 FPGA GTX/GTH 收发器的设计咨询 - QPLL 不支持 PCIe Gen1/Gen2 N/A N/A
62631 Design Advisory for Vivado 2014.3 - Program eFUSE Registers operation failure for 7 series and UltraScale FPGAs N/A N/A
66788 Design Advisory for MIG 7 Series DDR3 - DQS_BIAS is not properly enabled for HR banks causing potential calibration failures N/A N/A

常见问题

Xilinx 7 Series FPGA Solution Center - Top Issues

The following answer records cover current known issues related to 7 series FPGAs.

NOTE: This answer record is part of the Xilinx 7 Series FPGA Solution Center (Xilinx Answer 46370). The Xilinx 7 Series FPGA Solution Center is available to address all questions related to the 7 series FPGAs.

(Xilinx Answer 40905) - Click here to view 7 Series FPGA answer records related to common questions or known issues
(Xilinx Answer 43347) - Click here to view the Kintex-7 Initial Engineering Samples Known Issues Master Answer Record
(Xilinx Answer 45696) - Click here to view the Kintex-7 General Engineering Samples Known Issues Master Answer Record
(Xilinx Answer 43423) - Click here to view the Virtex-7 Initial Engineering Samples Known Issues Master Answer Record
(Xilinx Answer 46345) - Click here to view the Virtex-7 485T General Engineering Samples Known Issues Master Answer record
Answer Number 问答标题 问题版本 已解决问题的版本
40905 7 Series - ISE 13.x Software Known Issues related to the 7 Series FPGAs N/A N/A
43347 Kintex-7 FPGA Initial Engineering Sample (ES) - Known Issues Master Answer Record N/A N/A
45696 Kintex-7 - General Engineering Sample (ES) Known Issues Master Answer Record N/A N/A
43423 Virtex-7 Initial ES Known Issues Master Answer Record N/A N/A
46345 Virtex-7 485T General ES - Known Issues Master Answer Record N/A N/A