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AR# 46490

7 系列 GTH 收发器 - TX 和 RX 时延值

Description

此答复记录提供了面向 7 系列 FPGA GTH 收发器的 TX 和 RX 时延值。 该表将被添加到 7 系列 FPGA GTX/GTH 收发器用户指南(UG476)。

解决方案

注:

  1. 请注意,当使用 RX 缓冲旁路时,为确保得到可预知的固定时延,RXDDIEN 必须是 1。
  2. 最小和最大值都是理论值。这些配置不能映射到任何协议。
  3. 根据用户指南说明,USRCLK 和 USRCLK2 相位应该是匹配的。
  4. TX 架构接口时延将取决于时延的精度设定情况。如果所定义的时延起始时间分别为,将数据送入 TXDATA 所处的时钟边缘,和将数据第一部分从Fabric接口送到内部 PCS 内所处的时钟边缘(忽略从Fabric接口到 GT 的时钟插入时间),那么以上表格中的输入内容就是准确的。
  5. 经复位后,弹性缓冲器的时延如下:                                  
         2 RXUSRCLK cycles              
         + CLK_COR_MIN_LAT byte times                
         +/-  0.5 RXUSRCLK cycles     


请注意,只有当缓冲器经复位后这个公式才有效。 对于一般操作,请使用时延表。

AR# 46490
创建日期 02/23/2012
Last Updated 10/10/2013
状态 Active
Type 综合文章
器件
  • Virtex-7
  • Virtex-7 HT