AR# 47128

Virtex-7 FPGA GTH 收发器的设计咨询——一般工程样品 (ES) 芯片的属性更新、问题和解决方法

描述

此答复记录(AR)包含了有关 Virtex-7 FPGA GTH 收发器的初始工程样品 (Initial ES) 芯片的属性设置、问题和解决方法方面的信息。

解决方案


1.GTH 收发器初始工程样品 (ES) 芯片的属性更新

此表显示了初始 ES 芯片可靠操作所需的 GTH 属性更新,如“ISE 14.1”下方所示。

在使用 ISE 14.2/Vivado 2012.2 或之后版工具中的 7 系列 FPGA 收发器向导 2.2版时,可以在本地生成标记为“ISE 14.1”的下列属性更新。

GTH 属性
属性

ISE 13.4 默认设置ISE 14.1DFELPM
RX_CM_TRIM4'b01004'b1010(1)
BIAS_CFG64'h064'h0000040000001050(2)
ES_EYE_SCAN_ENFALSETRUE

ES_HORZ_OFFSET12'h012'h000
ADAPT_CFG020'h020'h00C10
PMA_RSV232'h032'h1C00000A
PMA_RSV415'h015'h0008
RX_BIAS_CFG24'h024'h0C0010
RX_DFE_AGC_CFG13'h23'h43'h43'h2
RX_DFE_GAIN_CFG23'h181C0F23'h0000C023'h0020C023'h0020C0
RX_DFE_H2_CFG12'h1E012'h000
RX_DFE_H3_CFG12'h1E012'h040
RX_DFE_H4_CFG11'h0F011'h0E0
RX_DFE_H5_CFG11'h0F011'h0E0
RX_DFE_H6_CFG11'h011'h020(2)
RX_DFE_H7_CFG11'h011'h020(2)
RX_DFE_KL_CFG33'h0000003F033'h000000310
RX_DFE_KL_LPM_KH_CFG02'h12'h12'h22'h1
RX_DFE_KL_LPM_KL_CFG02'h12'h22'h22'h1
RX_DFE_KL_LPM_KL_CFG24'h34'h2
RX_DFE_LPM_CFG16'h016'h0080
RX_DFE_ST_CFG54'h054'h00_E100_000C_003F
RX_DFE_UT_CFG17'h03F0017'h03800

RX_DFE_VP_CFG17'h03F0017'h3AA3
RX_OS_CFG13'h03F013'h0080
RXLPM_HF_CFG14'h03F014'h0200
RXLPM_LF_CFG18'h003F018'h09000
PMA_RSV32'h032'h00000080
CFOK_CFG42'h000000000042'h248_0004_0E80(3)
CFOK_CFG26'b0000006'b100000

CFOK_CFG36'b0000006'b100000
RXOSCALRESET_TIMEOUT5'b011005'b00000
RXOSINTCFG4'b00004'b0110
RXOSINTEN1'b01'b1
CPLL_CFG29'h00B007D8
24'h00BC07DC

 
ISE 版本PPM 变体分频器、线速RXCDR_CFG(4)RXCDR_LOCK_CFG (5)
ISE 13.4 默认设置
83'h0_0011_07FE_4060_0108_00006'b001001
ISE14.10, +/- 200PPMRXOUT_DIV=1,>=8.5 Gb/s83'h0_0011_07FE_4060_0104_10106'b010101
ISE14.1+/- 700PPM
RXOUT_DIV=1,>=8.5 Gb/s
83'h0_0011_07FE_4060_2104_10106'b010101
ISE14.10, +/- 200PPMRXOUT_DIV=1,< 8.5 Gb/s83'h0_0011_07FE_4060_0104_10106'b010101
ISE14.10, +/- 200PPMRXOUT_DIV=2, 1.6 - 6.55 Gb/s83'h0_0001_07FE_2060_0110_10106'b010101
ISE14.1+/- 700PPM,1250PPMRXOUT_DIV=2, 1.6 - 6.55 Gb/s83'h0_0001_07FE_2060_2110_10106'b010101
ISE 14.10, +/- 200PPMRXOUT_DIV=4, 0.8 - 3.275 Gb/s83'h0_0001_07FE_1060_0110_10106'b010101
ISE 14.1+/- 700PPM,1250PPMRXOUT_DIV=4, 0.8 - 3.275 Gb/s83'h0_0001_07FE_1060_2110_10106'b010101
ISE 14.10, +/- 200PPMRXOUT_DIV=8, 0.4 - 1.6375 Gb/s83'h0_0001_07FE_0860_0110_10106'b010101
ISE 14.1+/- 700PPM,1250PPMRXOUT_DIV=8, 0.4 - 1.6375 Gb/s83'h0_0001_07FE_0860_2110_10106'b010101
属性ISE 13.4ISE14.1:VCO Rate = 6.6 Gb/s to 13.1 Gb/s (QPLL/CPLL)ISE 14.1:VCO Rate = 1.6 Gb/s to 6.6 Gb/s (CPLL)
RXPI_CFG12'b02'b112'b0
RXPI_CFG22'b02'b112'b0
RXPI_CFG32'b02'b112'b11
RXPI_CFG41'b01'b01'b1
RXPI_CFG51'b01'b01'b1
RXPI_CFG63'b1003'b1003'b001
属性ISE13.4 默认设置
线速11.3 Gb/s及以下线速: 11.3 - 12 Gb/s线速: 12 - 13.1 Gb/s
QPLL_CFG27'h048018127'h04801C727'h04801C727'h0480187
QPLL_LOCK_CFG16'h21E816'h05E816'h01E816'h01E8

注:
1. 可编程,设置为 800 mV。
2.必须通过 ISE version 14.4 手动设置
3.为了加快仿真速度,需要将 CFOK_CFG 设置为其它值。请查看 (Xilinx 答复记录 47318) 了解详情。
4. RXCDR_CFG 设置是初步设置,并且正在进行特性测试。在可用时将会添加最终设置。
5. RXCDRLOCK 端口的功能还不能支持。RXCDRLOCK 端口仅用作 CDR 锁定的粗测指示器,同时还建议通过验证输入数据是否正确来判断CDR是否锁定。

GTH 端口
端口
ISE 13.4 默认设置ISE 14.1DFELPM
RXDFEAGCHOLD1'b01'b0收敛后为 1'b1(1)
RXDFEAGCTRL5'h005'h10
RXDFELFHOLD1'b0
1'b0收敛后为 1'b1(1)
RXLPMHFHOLD1'b01'b01'b1 收敛后为 (2)
RXLPMLFHOLD1'b01'b01'b1 收敛后为 (2)
RXDFEXYDEN1'b01'b1(3)  

注:
1. 在 DFE 模式中,应该在训练后维持 RXDFEAGCHOLD 和 RXDFELFHOLD(“TDLOCK”等待时间等于 DFE 模式中的 1.0207E+08 位),以冻结 AGC 适配值。
2.在 LPM 模式中,应该在训练后维持 RXLPMHFHOLD 和 RXLPMLFHOLD(为 LPM 模式“TDLOCK”等待时间尚未确定,但可以使用 DFE 模式中的上述相同值),以冻结 LPM 适配值。
3. 在 ISE 14.1/Vivado 2012.1 中的向导 v2.1 或之前版本,必须手动将 RXDFEXYDEN 设置为 1'b1;在 ISE 14.2/Vivado 2012.2 或之后版本中的向导 v2.2 或之后版本,设置为默认值 1'b1。

2. 使用模式

2.1. GTH 收发器眼扫描 (Eye Scan):
眼图扫描不支持值为 20 和 40 的 RX_DATA_WIDTH。当 RX_DATA_WIDTH 值为 16、32 或 64 时,必须按照(Xilinx 问答 47425)中所述的使用模式来正确执行眼扫描操作。

2.2. GTHE2_COMMON/BIAS_CFG 使用模式更改

BIAS_CFG 是 GTHE2_COMMON 模块的属性,其值取决于驱动该通道的 PLL,并且正确的 QPLL 设置已包含在属性表中。然而,要传输正确的 BIAS_CFG,必须使用下列使用模式。否则,BIAS_CFG 将在软件模型中被错误设置为 64'h0000000000000000。

为了在使用7 系列 GTH 收发器向导 2.1 或更早版时使用正确的 BIAS_CFG 值,请执行以下步骤:
  1. 在设计使用的每个Quad中实例化 GTH2_COMMON,即使在该Quad中未使用 QPLL 也是如此。
  2. 在wrapper或 UCF 中定义正确的 BIAS_CFG 值。

注:在按如上方式设置 BIAS_CFG 后,需要进行最小的连线,才能保证工具不会优化掉GTHE2_COMMON 模块,其方法如下:

1. 应将 GTHE2_COMMON 的端口 GTREFCLK0 连接至引入的参考时钟。
2.应将 GTHE2_COMMON 的端口 QPLLOUTCLK 连接至 GTHE2_CHANNEL 端口 QPLLCLK(在方形中所有已使用的通道)。
3. 应将 GTHE2_COMMON 的端口 QPLLREFCLKSEL 设为 3'b001。

GTHE2_COMMON 示例应在面向 Verilog 的 gtwizard_v2_1.v 文件或面向 VHDL 的 gtwizard_v2_1.vhd 中完成 (gtwizard_v2_1 为默认名,将被用户在向导第一页用于设计的名字所代替)。GTHE2_COMMON 示例可通过使用 QPLL 的向导示例设计获得(附加了示例 "gt_wizard_v2_2.v"和"gt_wizard_v2_2.vhd" 文件,以展示2个 GTHE2_COMMON's 示例的例子)。

当使用 ISE 14.2/Vivado 2012.2或之后版本中 7 系列 GTH 收发器向导 v2.2 或之后版本时,GTHE2_COMMON 模块自动示例。

2.3. 终端使用模式:

有关各种 RX 终端使用模式信息,敬请参考 (Xilinx 答复 50146)

2.4. ACJTAG 使用模式:

欲了解 ACJTAG 使用模式的最新信息,敬请参考 (Xilinx 答复 52431)

3. 问题

3.1. 错误的 GTH 电阻校正:

初始 ES 芯片器件上的 GTH 电阻校正电路可能无法校正为预期的值。更多信息,敬请参考 (Xilinx 答复 50147)

注意: 经过进一步研究和分析,确定 GTH 电阻校正电路没有问题。(Xilinx 答复 50147)中的补救方案无需执行,应移除。在未来更新中,此问题将从该设计咨询中移除。

4. GTH 初始 ES 芯片勘误项

4.1. GTH 收发器链路余量减少:

在使用多条 GTH 通道时,会出现链路余量减少的情况,表现形式为发射器的输出抖动增加,接收器的输入抖动容限减少。更多信息,敬请参考 (Xilinx 答复 50063)

4.2. RXOUTCLK 端口:

在将 GTH 收发器的 RXOUTCLK 端口配置为使用 RXOUTCLKPCS 或 RXOUTCLKPMA 路径时,会出现相位突变,即线速出现两个 UI。当 GTH 线速超过 8.5 Gb/s 时会出现该问题。欲了解更多信息,敬请参考 (Xilinx 答复 50064)

修订历史

01/14/2013 - 更新 Bias_cfg and qpll_cfg 值。
10/16/2012 - 新增 ACJTAG 使用模式。
08/09/2012 - 更新GTHE2_COMMON/BIAS_CFG 部分,说明更新哪个文件。同时新增一些参考至 ISE 14.2/Vivado 2012.2。
07/27/2012 - 更新错误的 GTH 电阻校正部分未出现问题,无需修补方案。
07/12/2012 - 更新不同线速的 QPLL_CFG 和 QPLL_LOCK_CFG 值以及有关 GTH 收发器链路余量减少的答复记录。
06/28/2012 - 更新属性和端口部分的 PMA_RSV2、RX_BIAS_CFG、 RXDFEXYDEN 值。
05/24/2012 - 新增了 GTHE2_COMMON 使用模式更改、终端使用模式、初始 ES 勘误项部分并修改了电阻校正部分。
05/14/2012——在表中新增错误的电阻校正部分和更新的 BIAS_CFG 值。
05/02/2012——初始版本




gtwizard_v2_2.v
gtwizard_v2_2.vhd

附件

文件名 文件大小 File Type
gtwizard_v2_2.v 25 KB V
gtwizard_v2_2.vhd 33 KB VHD

链接问答记录

子答复记录

Answer Number 问答标题 问题版本 已解决问题的版本
50063 7 Series FPGA GTH Transceiver Initial ES CES9937 Silicon - Link Margin Reduction N/A N/A

相关答复记录

Answer Number 问答标题 问题版本 已解决问题的版本
42944 面向 Virtex-7 FPGA 设计咨询的主要答复记录 N/A N/A
AR# 47128
日期 03/08/2013
状态 Active
Type 设计咨询
器件