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AR# 47232

MIG 7 系列 DDR3L - 满足 JEDEC 标准要求的 RESET# 建议

描述


本答复记录包括特定的 RESET# 指南,应遵循此指南确保使用 DDR3L MIG 7 系列 FPGA 设计时能够充分满足 JEDEC 要求 (VIL/VIH = 20%/80%/VCCO)。

注意: 本答复记录是 Xilinx MIG 解决方案中心的一部分(Xilinx 答复 34243)。Xilinx MIG 解决方案中心可用于解决与 MIG 相关的所有问题。 无论您是使用 MIG 进行新的设计还是寻求解决问题,请使用 MIG 解决方案中心来指导您获取正确的信息。

解决方案

本指南包括:

  1. RESET# 引脚使用 SSTL135。
  2. SSTL135 到 RESET# 的信号不得端接于 Vtt (0.65V)。
  3. SSTL135 到 RESET# 的信号不得使用大于 4.7K 欧姆的外部下拉电阻值。

本信息将被添加到 7 系列 MIG 用户指南 (UG586)。

链接问答记录

主要问答记录

Answer Number 问答标题 问题版本 已解决问题的版本
34370 MIG DDR3 - JEDEC 规范;DDR3 SDRAM 复位引脚 N/A N/A
AR# 47232
日期 02/01/2013
状态 Active
Type 解决方案中心
IP
  • MIG 7 Series
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