AR# 47518

Zynq-7000 SoC, SMC - 潜在的 SRAM/NOR 数据错误

如果某次事务处理的所有写入数据都包含在单个 AXI 数据传输周期内，那么可能发生潜在的 SRAM/NOR 数据错误。应该在事务处理中始终执行需要多个 AXI 数据传输周期的写入操作。

影响：	较小，敬请参考解决方法详情。
解决方法：:	查看解决方法详情。
受影响的配置：	使用 SRAM/NOR 接口的系统。不影响 NAND 接口。
受影响的器件修订版本：	全部。无计划修复。参考 (Xilinx Answer 47916) - Zynq-7000 SoC 芯片版本差异。

解决方法详情:

使用足够长的存储器突发长度来容纳 1 个以上的 AXI 差拍 (beat)（一般来说，存储器突发长度为 4 即可）。
这种解决方法对性能的影响很小，因为 AXI 数据突发（大于 1 差拍）在存储器接口上能够得到最优处理。如果存储器器件可在不取消芯片选择断言的情况下支持连续事务处理，那么就可以使用这种解决方法。
如果存储器器件要求在突发之间取消对芯片选择的断言，那么最好的解决方法是将 refresh_period 寄存器设置为 1。
这样可以确保控制器在事务处理之间回到空闲周期。这样可以在突发的每次事务处理之间添加 tTR 空闲周期，否则将会完成连续的事务处理。

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Answer Number	问答标题	问题版本	已解决问题的版本
47916	Zynq-7000 SoC 器件：芯片修订差异	N/A	N/A