2. 技术支持
  3. AR# 4752: M1.5:Trce: Does not produce the custom delay information from input pad through asynchronous CLR/PRE to output of a Flip flop.
  4. AR# 47521: Zynq-7000 SoC、DDR — 不支持 DCI 静音模式工作

AR# 47521

Zynq-7000 SoC、DDR — 不支持 DCI 静音模式工作

描述

DDR I/O 缓存 (DDRIOB) DCI 阻抗调整模式 (slcr.DDRIOB_DCI_CTRL [UPDATE_CONTROL]) 应根据 TRM v1.5 或更高版本第 10 章的校准表来设置。

解决方案

}影响:轻微
解决方法： 无。
受影响的配置： DDR 在 PS 中的系统。
受影响的器件版本：请参考（Xilinx 答复 47916） - Zynq-7000 SoC 芯片修订版差异。


2013 年 1 月：slcr.DDRIOB_DCI_CTRL.UPDATE_CONTROL 必须针对 DCI 工作设置为‘0’，这允许 VRN/VRP 对参考电阻器进行采样。

链接问答记录

主要问答记录

Answer Number 问答标题 问题版本 已解决问题的版本
47916 Zynq-7000 SoC 器件：芯片修订差异 N/A N/A
AR# 47521
日期 06/13/2018
状态 Active
Type 设计咨询
器件