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AR# 47581

Zynq-7000 SoC、DDR PS - 当在 MRW 后的 128 个 DDR 时钟周期内执行时,读取操作出现故障

描述

MRW 操作需要时间执行。如果 MRR 或一般存储器读取操作发生在 MRW 周期后的 128 个 DDR 时钟周期以内,那么来自 MRR 或一般存储器读取操作的数据就会被破坏。 

避免数据破坏的方法是不要在 MRW 操作后的 128 个时钟周期时间段内发布任何读取操作。

解决方案

影响:很小。使用 MRW 操作的 Xilinx 手动校准算法将此问题考虑在内。
解决方法::解决方案详情中描述了2个解决方案。
受影响的配置: 使用 DDR 存储控制器的系统
受影响的器件修订版本:全部。无计划修复。参考 (Xilinx Answer 47916) - Zynq-7000 SoC 芯片版本差异。


解决方法详情

此问题有2个解决方案:

  • 不要在 MRW 操作的 128 个周期内执行 MRR 或读取命令。这种解决方案可充分利用控制器内部的自动校正机制。
  • 将控制器内的模式寄存器集命令更新延迟值 reg_ddrc_t_mod 设置为大于或等于 128。
    这会强制让所有 MRW 操作的持续时间与大于或等于 128 的预编程值相等。
    这会强制让所有 MRW 操作的持续时间与预编程值相等。Xilinx Zddr 工具将该值设置为 512。

链接问答记录

主要问答记录

Answer Number 问答标题 问题版本 已解决问题的版本
47916 Zynq-7000 SoC 器件:芯片修订差异 N/A N/A
AR# 47581
日期 06/13/2018
状态 Active
Type 设计咨询
器件
  • Zynq-7000
  • XA Zynq-7000
  • Zynq-7000Q
的页面