MRW 操作需要时间执行。如果 MRR 或一般存储器读取操作发生在 MRW 周期后的 128 个 DDR 时钟周期以内,那么来自 MRR 或一般存储器读取操作的数据就会被破坏。
避免数据破坏的方法是不要在 MRW 操作后的 128 个时钟周期时间段内发布任何读取操作。
影响: | 很小。使用 MRW 操作的 Xilinx 手动校准算法将此问题考虑在内。 |
解决方法:: | 解决方案详情中描述了2个解决方案。 |
受影响的配置: | 使用 DDR 存储控制器的系统 |
受影响的器件修订版本: | 全部。无计划修复。参考 (Xilinx Answer 47916) - Zynq-7000 SoC 芯片版本差异。 |
解决方法详情
此问题有2个解决方案:
Answer Number | 问答标题 | 问题版本 | 已解决问题的版本 |
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47916 | Zynq-7000 AP SoC 器件:芯片修订差异 | N/A | N/A |
AR# 47581 | |
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日期 | 06/13/2018 |
状态 | Active |
Type | 设计咨询 |
器件 |