对于 2012.1 版的内核，运行仿真流程需要额外的指导。Vivado 设计工具目前为您的内核设计开发工作提供 IP 仿真脚本，并在默认条件下以Verilog 网表的形式交付内核。由于 IP 网表并非由 Vivado IP 流自动生成，用户必须首先手工综合该内核，接着运行 write_verilog 生成该网表，然后再运行仿真。
解决方案
所需步骤如下：
下列流程需在您的 Vivado 项目已添加来自 Vivado IP 目录的 IP 后进行。
运行功能仿真：
在项目的层级视图中，点击内核。
右键点击内核，选择 “Generate”.
在出现的弹出菜单中选择“All”，然后点击 OK.
这项操作将为内核生成所有的仿真支持脚本。
在层级视图中，再次选择内核，
点击“Run Synthesis”.
完成后，选择“open synthesis netlist”。
在 TCL 控制台输入：
write_verilog -mode funcsim <corename>.v （内核名称应使用最初添加 IP 到原始项目时用户定义的名称，比如 tri_mode_eth_mac_v5_3_0）