AR# 47666

Vivado 设计套件 2012.1 版 - 以太网 IP 内核仿真指南

描述

对于 2012.1 版的内核,运行仿真流程需要额外的指导。Vivado 设计工具目前为您的内核设计开发工作提供 IP 仿真脚本,并在默认条件下以Verilog 网表的形式交付内核。由于 IP 网表并非由 Vivado IP 流自动生成,用户必须首先手工综合该内核,接着运行 write_verilog 生成该网表,然后再运行仿真。

解决方案

所需步骤如下:

下列流程需在您的 Vivado 项目已添加来自 Vivado IP 目录的 IP 后进行。

运行功能仿真:

  1. 在项目的层级视图中,点击内核。
  2. 右键点击内核,选择 “Generate”.
  3. 在出现的弹出菜单中选择“All”,然后点击 OK.
    • 这项操作将为内核生成所有的仿真支持脚本。
  4. 在层级视图中,再次选择内核,
  5. 点击“Run Synthesis”.
  6. 完成后,选择“open synthesis netlist”。
  7. 在 TCL 控制台输入:
    • write_verilog -mode funcsim <corename>.v (内核名称应使用最初添加 IP 到原始项目时用户定义的名称,比如 tri_mode_eth_mac_v5_3_0)
  8. 此项操作将把网表写入主项目目录,然后返回创建的文件名称。
  9. 仿真脚本需要该网表,故将此文件拷贝到:
    • <project>.srcs/source_1/ip/<corename>/<corename>.v
  10. 转到:
    • <project>.srcs/sources_1/ip/<corename>/<corename>/simulation/functional
  11. 确保库定义/链接 (比如 MTI 使用的 modelsim.ini)设置完成。
  12. 通过执行仿真脚本运行仿真。
AR# 47666
日期 01/09/2014
状态 Active
Type 综合文章
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