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AR# 50461

有关 MIG 7 系列 v1.6 的设计咨询 - 所有接口的校正更新

描述

在 MIG 7 系列 v1.6 中已经更新了用于所有接口的校正算法和硬模块设置。由于此前的校正算法和硬模块设置在读取操作时会出现校正故障和数据损坏,因此所有用户必须升级到 MIG 7 系列 v1.6。

注: MIG 7 系列 v1.6 非量产状态 IP。用户必须升级至 v1.7 或更高版本。请升级 IP,查看 (Xilinx 答复 53420).

解决方案

本设计咨询详细说明了 MIG 7 系列 v1.6 中对于校正算法所做的更改。 

更新 Phaser_OUT 环形缓冲器设置(所有接口):

描述:已实现了对于 Phaser_OUT 环形缓冲器初始化的更改,从而可确保在整个 FPGA 工艺变化过程中,Phaser_OUT 输出相位均处于对齐状态。
潜在的故障模式: 如果没有更新 Phaser_OUT 环形缓冲器设置,某些器件可能会因为 Phaser_OUT 输出偏差而出现写校平或写校正故障。例如,ddr_can_n 和 ddr_addr[0] 会出现一个时钟周期的偏差。
修订:更新 Phaser_OUT 环形缓冲器初始值。

更新 Phaser_IN 和 DQS IOB 配置(仅限 DDR3 和 DDR2):

描述:
已实现了对于 Phaser_IN 模块配置的更改,从而可确保在所有可能出现的组件(FPGA 和 DRAM)变化过程中可靠地进行 DQS 前导检测。
潜在的故障模式:如果没有更改 Phaser_IN 模块配置,某些器件可能在读取操作开始不久就会因数据速率过快而出现数据损坏。
修订: 更新 UCF 、 rtl Phaser_IN 何 I/O 配置。

更新用于 2:1 模式的写校平逻辑(仅限 DDR3):

描述:
已实现了对于写校平 Phaser_Out tap 减量/增量逻辑的更改,从而可确保在 2:1 模式中使用适当的写时延。
潜在的故障模式:如果没有更新 2:1 写校平逻辑,则会因写时延被错误地设置为 CWL+1(应设置为 CWL)而出现写校正故障。
修订:更新写校平 Phaser_OUT tap 增量和减量逻辑

更新 Phaser_IN DQSFOUND 和相位锁定校正(仅限 DDR3):


描述:
已为 Phaser_IN 输出添加了同步触发器,从而可确保得到正确的校正结果。
潜在的故障模式:如果没有更新校正,可能会出现读校平故障或读取数据故障。
修订:更新在校正的 DQSFOUND 和相位锁定阶段使用的 Phaser_IN 输出。

修订历史:

08/06/2012 - 设计咨询更新
07/25/2012 -初始版本

链接问答记录

主要问答记录

相关答复记录

AR# 50461
日期 08/15/2014
状态 Active
Type 设计咨询
器件
  • Kintex-7
  • Artix-7
  • Virtex-7
  • Virtex-7 HT
IP
  • MIG 7 Series
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