AR# 51164

Vivado - 如何定义 Verilog Macro?

描述

如何在 Vivado Design Suite 中定义 Verilog Macro?

解决方案

Verilog macro 可进行如下定义。

1. 添加综合选项 "-verilog_define MACRO_NAME=MACRO_VALUE"。

2. 在一个文件中定义宏,并通过右击文件将其设置为 "Global Include" 。

3. 在 Project Settings -> Language Options -> Generics/Parameters, 您可以忽略参数,但非设计的宏指令。

AR# 51164
日期 10/19/2012
状态 Active
Type 综合文章
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