AR# 51580

有关 14.1/14.2 时序分析 7 系列的答复记录 – 用于 PERIOD 约束分析的 Block Ram (BRAM) 或 FIFO 组件的时钟到达时间不正确

描述

当我分析 Block Ram 或 FIFO 的时序来去路径时，源和目标端时钟的时钟到达时间都不正确，PERIOD 约束分析将面临更小的要求。路径应该有完整的周期。

什么时候可以修复这个问题？

解决方案

这个问题将在 ISE Design Suite 14.3 得到解决，但您必须从 NGDbuild 重新运行实施方案。

一个规避措施是对 Block Ram (BRAM) 来去路径采取 FROM:TO 约束

现可提供 ISE Design Suite 14.2 的技术补丁；请在本答复记录末尾查看 ZIP 文件

ar51580_cr673578_timing_timegrp_cs_p28xd_14_2.zip

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ar51580_cr673578_timing_timegrp_cs_p28xd_14_2.zip	10 KB	ZIP

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Answer Number	问答标题	问题版本	已解决问题的版本
42944	Design Advisory Master Answer Record for Virtex-7 FPGA	N/A	N/A
42946	Design Advisory Master Answer Record for Kintex-7 FPGA	N/A	N/A
51456	有关 Artix-7 FPGA 设计咨询的主要答复记录	N/A	N/A

AR# 51580
日期	03/02/2013
状态	Active
Type	设计咨询
器件	Kintex-7 Artix-7 Virtex-7
Tools	ISE Design Suite - 14.1 ISE Design Suite - 14.2

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有关 14.1/14.2 时序分析 7 系列的答复记录 – 用于 PERIOD 约束分析的 Block Ram (BRAM) 或 FIFO 组件的时钟到达时间不正确

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