UPGRADE YOUR BROWSER

We have detected your current browser version is not the latest one. Xilinx.com uses the latest web technologies to bring you the best online experience possible. Please upgrade to a Xilinx.com supported browser:Chrome, Firefox, Internet Explorer 11, Safari. Thank you!

AR# 51625

Virtex-7 FPGA GTH 收发器的设计咨询 - 通用工程样品 (ES) 芯片的属性更新、问题和解决方法

Description

此答复记录包含了有关 Virtex-7 FPGA GTH 收发器通用工程样品 (ES) 芯片的属性设置、问题和 解决方法方面的信息。

解决方案

1. GTH 收发器的属性更新

此表显示了对 GTH 芯片进行可靠操作所需的属性更新。

如果使用 ISE 14.4 版或 Vivado 2012.4, v2.4 版的向导,则可以生成通用 ES GTH 设置。诸如 RXCDR_CFG、 BIAS_CFG, QPLL_CFG and QPLL_CLKOUT_CFG 等属性仍需在封装中手动设置。

ISE 14.5/Vivado 2013.1 中的向导 v2.5 版可在本地生成所有属性(RX_DFE_KL_CFG、QPLL_CFG, QPLL_CLKOUT_CFG 和 QPLL_LOCK_CFG 除外),而且向导还包括(Xilinx 答复 53779)中涉及的更新 RX 复位序列 以及 (Xilinx 答复 55009)中涉及的 TX 同步控制器变更

ISE 14.6/Vivado 2013.2中的向导 v2.6 版可在本地生成所有属性( QPLL_CFG、QPLL_CLKOUT_CFG 和 QPLL_LOCK_CFG 除外)。

如欲了解有关向导版本支持的不同芯片修订版本的更多详情,敬请参考 (Xilinx 答复 46048)

GTH 属性

属性
DFE LPM
RX_CM_TRIM 4'b1010(1)
BIAS_CFG 64'h0000040000001050
ES_EYE_SCAN_EN TRUE

ES_HORZ_OFFSET 12'h000
ADAPT_CFG0 20'h00C10
PMA_RSV2 32'h1C00000A
PMA_RSV4 15'h0008
RX_BIAS_CFG 24'h0C0010
RX_DFE_AGC_CFG1 3'h4
RX_DFE_GAIN_CFG 23'h0020C0
RX_DFE_H2_CFG 12'h000
RX_DFE_H3_CFG 12'h040
RX_DFE_H4_CFG 11'h0E0
RX_DFE_H5_CFG 11'h0E0
RX_DFE_H6_CFG 11'h020
RX_DFE_H7_CFG 11'h020
RX_DFE_KL_CFG 33'h041000310
RX_DFE_KL_LPM_KH_CFG0 2'h1
RX_DFE_KL_LPM_KL_CFG0 2'h2 2'h1
RX_DFE_KL_LPM_KL_CFG2 4'h2
RX_DFE_LPM_CFG 16'h0080
RX_DFE_ST_CFG 54'h00_E100_000C_003F
RX_DFE_UT_CFG 17'h03800

RX_DFE_VP_CFG 17'h3AA3
RX_OS_CFG 13'h0080
RXLPM_HF_CFG 14'h0200
RXLPM_LF_CFG 18'h09000
PMA_RSV 32'h00000080
CFOK_CFG 42'h248_0004_0E80(2)
CFOK_CFG2 6'b100000

CFOK_CFG3 6'b100000
RXOSCALRESET_TIMEOUT 5'b00000
CPLL_CFG 24'h00BC07DC
RXCDR_LOCK_CFG (3) 6'b010101
PCS_RSVD_ATTR[8] 4'b0(1)

RXCDR_CFG(5) 全速: RXOUT_DIV=1 半速: RXOUT_DIV=2 (1.6 - 6.55 Gb/s) 1/4 速: RXOUT_DIV=4 (0.8 - 3.275 Gb/s) 1/8 速: RXOUT_DIV=8 (0.5 - 1.6375 Gb/s)
打乱的及预打乱模式 8B/10B

LPM/DFE 模式:

CDR 设置 < +/- 200 ppm 83'h0_0020_07FE_2000_C208_001A (> 6.6 Gb/s)83'h0_0020_07FE_2000_C208_0018 (<= 6.6 Gb/s)

CDR 设置 < +/- 700 ppm
83'h0_0020_07FE_2000_C208_801A (> 6.6 Gb/s)83'h0_0020_07FE_2000_C208_8018 (<= 6.6 Gb/s)

CDR 设置 < +/- 1250 ppm
83'h0_0020_07FE_1000_C208_801A (> 6.6 Gb/s)83'h0_0020_07FE_1000_C208_8018 (<= 6.6 Gb/s)

LPM/DFE 模式:

CDR 设置 < +/- 200 ppm 83'h0_0020_07FE_1000_C220_0018

CDR 设置 < +/- 700 ppm, +/- 1250 ppm

83'h0_0020_07FE_1000_C220_8018

LPM/DFE 模式:

CDR 设置 < +/- 200 ppm
83'h0_0020_07FE_0800_C220_0018

CDR 设置 < +/- 700 ppm, +/- 1250 ppm
83'h0_0020_07FE_0800_C220_8018

LPM/DFE 模式:

CDR 设置 < +/- 200 ppm
83'h0_0020_07FE_0400_C220_0018

CDR 设置 < +/- 700 ppm, +/- 1250 ppm
83'h0_0020_07FE_0400_C220_8018

非预打乱模式 8B/10B

LPM 模式, <= 6.6 Gb/s:

CDR setting < +/- 200 ppm

83'h0_0020_07FE_2000_C208_0018

CDR 设置 < +/- 700 ppm, +/- 1250 ppm

83'h0_0020_07FE_2000_C208_8018

LPM 模式:

CDR setting < +/- 200 ppm

83'h0_0020_07FE_1000_C208_0018

CDR 设置 < +/- 700 ppm, +/- 1250 ppm

83'h0_0020_07FE_1000_C208_8018

LPM 模式:

CDR 设置 < +/- 200 ppm
83'h0_0020_07FE_0800_C208_0018

CDR 设置 < +/- 700 ppm, +/- 1250 ppm
83'h0_0020_07FE_0800_C208_8018

LPM 模式:

CDR 设置 < +/- 200 ppm
83'h0_0020_07FE_0400_C208_0018

CDR 设置 < +/- 700 ppm, +/- 1250 ppm
83'h0_0020_07FE_0400_C208_8018

使用 SSC 设置的 SATA REFCLK PPM(6) 83'h0_0010_07FE_1000_C848_8018 83'h0_0008_07FE_0800_C8A0_8118 83'h0_0004_07FE_0800_C8A0_8118
PCIe Gen 3 CDR setting < +/- 200 ppm 83'h2_0020_0FFE_2000_C208_001A
属性 VCO Rate = 6.6 Gb/s to 13.1 Gb/s (QPLL/CPLL) VCO Rate = 1.6 Gb/s to 6.6 Gb/s (CPLL)
RXPI_CFG1 2'b11 2'b0
RXPI_CFG2 2'b11 2'b0
RXPI_CFG3 2'b11 2'b11
RXPI_CFG4 1'b0 1'b1
RXPI_CFG5 1'b0 1'b1
RXPI_CFG6 3'b100 3'b001
属性 QPLL Freq >= 8 GHz and <= 11.85 GHz  QPLL Freq > 11.85 and <= 13.1 GHz
QPLL_CFG 27'h04801C7 27'h0480187
QPLL_LOCK_CFG 16'h01E8(7) 16'h01E8
QPLL_CLKOUT_CFG 4'b1111 4'b1111

注:

  1. 可编程,设置为 800 mV。
  2. 为了加快仿真速度,需要将 CFOK_CFG 设置为其它值。敬请查看(Xilinx 答复记录 47318)了解详情。
  3. 系统不支持 RXCDRLOCK 端口。建议验证输入数据。
  4. 默认 PCS_RSVD_ATTR[8] = 1'b0 代表 OOB 已断电。 注: 为运行 PCI Express 和 SATA/SAS 等应用,OOB 电路必须加电 (1'b1) 。对于不使用 OOB 的设计,则必须将 RXELECIDLEMODE[1:0] 设置为 2'b11,并将 RXBUF_RESET_ON_EIDLE 设置为 FALSE。
  5. RXCDR_CFG 设置是初步设置,并且正在进行特性测试。在可用时将会添加最终设置。
  6. 此设置支持使用 SSC 的 REFCLK PPM 的 SATA 要求:使用 33KHz FM 三角调制的 -5000PPM 的 +/- 700PPM。
  7. 修订 07/29/2013 只有 11.85 - 12 GHz 频率范围的值需要变更。注: 在 8 -11.3 GHz 频率范围中,值从 16'h05E8 更改至 16'h01E8,但这些值对应于此频率范围。


GTH 端口

端口
ISE 13.4 默认设置 ISE 14.1 DFE LPM
RXDFEAGCHOLD 1'b0 1'b0 1'b0(1)
RXDFEAGCTRL 5'h00 5'h10
RXDFELFHOLD 1'b0
1'b0 1'b0(1)
RXLPMHFHOLD 1'b0 1'b0 2'b0(1)
RXLPMLFHOLD 1'b0 1'b0 2'b0(1)
RXDFEAGCOVRDEN 1'b1
RXDFEXYDEN 1'b0 1'b1    
RXOSINTCFG 4'b0110
RXOSINTEN 1'b1

注:
1. 在 DFE 模式下,AGC 和 KL 低频回路设置为适配模式。
2.在 LPM 模式下,KH 和 KL 回路设置为适配模式。

2.使用模式

2.1. GTHE2_COMMON/BIAS_CFG 使用模式变更:

一般使用模式:

BIAS_CFG 是 GTHE2_COMMON 模块的属性,其值取决于驱动该通道的 PLL,并且正确的 QPLL 设置已包含在属性表中。However, for the correct BIAS_CFG to propagate through, the following use mode must be followed. Otherwise, BIAS_CFG will be set incorrectly in the software model to 64'h0000000000000000.

为了在使用7 系列 GTH 收发器向导 2.1 或更早版时使用正确的 BIAS_CFG 值,请执行以下步骤:

  1. 在设计使用的每个Quad中实例化 GTH2_COMMON,即使在该Quad中未使用 QPLL 也是如此。
  2. 在wrapper或 UCF 中定义正确的 BIAS_CFG 值。

注:在按如上方式设置 BIAS_CFG 后,需要进行最低配置的连接,才能使这些工具不会优化 GTHE2_COMMON 模块,其方法如下:

1. 应将 GTHE2_COMMON 的端口 GTREFCLK0 连接至引入的参考时钟。
2.应将 GTHE2_COMMON 的端口 QPLLOUTCLK 连接至 GTHE2_CHANNEL 端口 QPLLCLK(在方形中所有已使用的通道)。
3. 应将 GTHE2_COMMON 的端口 QPLLREFCLKSEL 设为 3'b001。

GTHE2_COMMON 示例应在面向 Verilog 的 gtwizard_v2_1.v 文件或面向 VHDL 的 gtwizard_v2_1.vhd 中完成 (gtwizard_v2_1 为默认名,将被用户在 v2.1 向导第一页用于设计的名字所代替)。GTHE2_COMMON 示例可通过使用 QPLL 的向导示例设计获得(附加了示例 "gt_wizard_v2_2.v"和"gt_wizard_v2_2.vhd" 文件,以展示2个 GTHE2_COMMON's 示例的例子)。 99

当使用 ISE 14.2/Vivado 2012.2 工具或之后版本中 7 系列 GTH 收发器向导 v2.2 或之后版本时,GTHE2_COMMON 模块自动示例。

时钟转发使用模式:

使用模式要求适用于任何满足以下指标的现有设计,或者一般来说适用于采用 Virtex-7GTH 收发器的任何全新设计。 遵照这种使用模式将确保传递正确的 BIAS_CFG 设置,从而得到更佳的 TX 抖动性能。

  • 参考时钟从一个 Quad 转发至(基本上只使用了 IBUFDS_GTE2,而且该 Quad 未在设计中的其它方面使用)另一个 Quad
  • GTH 收发器在 -2 和 -3 的线速下运行
  • 该参考时钟的电压摆幅小于 400 mV(差分峰至峰值)

参考时钟源 Quad(IBUFDS_GTE2 的所处位置)中的 GTHE2_COMMON 模块应进行实例化,而且属性表中提到的 BIAS_CFG 值应在封装程序或 UCF 中使用。 当使用 7 系列 FPGA 收发器向导的 v2.5 版时,该使用模式无法自动实现。

2.2. 终端使用模式

如需了解不同 RX 终端使用模式,敬请参考(Xilinx 答复 50146)

2.3. ACJTAG 使用模式

如需了解 ACJTAG 使用模式的详细信息,敬请参考 (Xilinx 答复 52431)

2.4. 缓冲旁路模式

如需了解最新缓冲旁路属性的最新信息,敬请参考 (Xilinx 答复 47492)

2.5. RX 重置序列

如欲了解 RX 复位序列要求,敬请参考 (Xilinx 答复 53779)。 这种更新序列针对的是量产芯片,但也能用于 ES 芯片。当使用 7 系列 FPGA 收发器向导 v2.5 版时,复位序列被自动包含在内。

2.6. TX 同步控制器变更

敬请参考 (Xilinx 答复 55009),了解有关缓冲旁路模式下相位调整所需的 TX 同步控制器变更详情。在 7 系列 FPGA 收发器向导中对其进行了修正。

修订历史:

03/11/2014 - 在表中更正 RX_DFE_GAIN_CFG 直: 23'h0000C0 改为 23'h0020C0 。向导已将其正确设置
01/20/2014 - 将 RXOSINTCFG 和 RXOSINTEN 从属性表移至端口表
09/10/2013 - 在 RX_DFE_KL_LPM_KH_CFG0、 RX_DFE_AGC_CFG1、 RX_DFE_GAIN_CFG 值的属性表中更正偏差值
07/29/2013 - 对于频率值介于 11.85 和 12 GHz 之间,更新 QPLL_CFG 值 。不影响其他频率。
04/12/2013 - 更新 GTHE2_COMMON/BIAS_CFG 使用模式,包含 clock forwarding,并新增 RX 复位顺序,TX sync controller sections
03/26/2013 - 更新 RX_DFE_KL_CFG 设置
03/07/2013 - 更新 LPM 端口设置为适配模式, 更改 QPLL_CFG 设置:从 ''线速'' 改为 QPLL 频率
02/14/2013 -为 PCIe Gen3 新增 RXCDR_CFG 设置,更新 DFE 端口设置为适配模式 
01/10/2013 - 更新 QPLL_CFG 设置
01/07/2013 - 更新 BIAS_CFG、QPLL_CFG 设置,并新增 QPLL_CLKOUT_CFG 至表中。
2012 年 12 月 12 日 - 为 SATA SSC 新增了 RXCDR_CFG 设置,并新增了在不使用 OOB,并删除了勘误表中已包含的眼部扫描项时,有关 RXELECIDLEMODE/RXBUF_RESET_ON_EIDLE 的注释。
10/25/2012 - 为打乱/非打乱 8B/10B 和 非 8B/10B 模式新增/更新 RXCDR_CFG 设置。
10/16/2012 - 新增 ACJTAG 和 缓冲旁路使用模式。为属性设置新增参考至收发器向导 2.3 版。
10/11/2012 - 升级至设计咨询,并为 ''通用 ES 芯片'' 更新标题; 删除 ''RXOUTCLK port'' 勘误项,因为其不再适用于本芯片版本
09/28/2012 - 更新 RXCDR_CFG 设置
09/06/2012 - 初始版本

Attachments

文件名 文件大小 File Type
gtwizard_v2_2.v 25 KB V
gtwizard_v2_2.vhd 33 KB VHD

链接问答记录

相关答复记录

AR# 51625
创建日期 09/07/2012
Last Updated 04/17/2014
状态 Active
Type 设计咨询
器件
  • Virtex-7