AR# 51684

MIG 7 系列 DDR2/DDR3 - JEDEC 规范

描述


本节 MIG 设计助理集中讲述 JEDEC 规范在 MIG 7 系列 DDR3/DDR3L/DDR2 FPGA 设计中的使用。下面您将看到与您的具体问题相关联的信息。

注意: 本答复记录是 Xilinx MIG 解决方案中心的一部分(Xilinx 答复 34243)。 Xilinx MIG 解决方案中心可用于解决与 MIG 相关的所有问题。 无论您是使用 MIG 进行新的设计还是寻求解决问题,请使用 MIG 解决方案中心来指导您获取正确的信息。

解决方案


MIG 7 系列 DDR2/DDR3/DDR3L 控制器在复位状态下可完成符合 JEDEC 标准的初始化序列。该仿真试验台能跳过 200 秒的初始延迟,从而加快仿真速度。应在硬件中满足这种要求。初始化结束后,PHY 逻辑完成校准流程,同时按照 JEDEC 标准的规定设定所有参数并发送所有必需的命令。校准完成后,存储器控制器将确保对 JEDEC 的完全合规。

下面的链接提供了有关 MIG 控制器和 JEDEC 标准各种要求的更多细节:

链接问答记录

主要问答记录

Answer Number 问答标题 问题版本 已解决问题的版本
51676 MIG 7 Series Solution DDR2/DDR3 - Supported Features N/A N/A

子答复记录

AR# 51684
日期 09/10/2012
状态 Active
Type 解决方案中心
器件
IP