描述

解决方案

这个问题需要出现以下情况：

1. 处理器正在处理的有些写入操作需要很长时间才能完成。典型的情况是在写入操作（STR、STM 等）在 L1 数据高速缓存中漏掉的时候。
2. 没有在写入操作和条件 3 中提到的数据高速缓存维护操作之间插入内存屏障（DMB 或 DSB）。
3. 执行数据高速缓存维护操作，可能会因为其 MMU 设置而中止。
4. 没有在条件 3 中的数据高速缓存维护操作和条件 5 中的数据高速缓存维护操作之间插入内存屏障（DMB 或 DSB）。任何其它类型的代码都可以在这里执行，从中止的高速缓存维护操作之后的中止异常处理程序开始。
5. 处理器正在执行一个 ISB 指令。
6. 没有在条件 5 中的 ISB 和条件 7 中的读取或写入操作之间插入内存屏障（DMB 或 DSB）。
7. 可执行一个读取或写入操作。

在上述条件下，一个内部 “数据侧漏请求”信号可能仍然会保持粘性，导致 ISB 等待数据侧为空，这永远不会发生，因为最后一次读取或写入操作会等待 ISB 完成。

修订历史：
05/16/2013 - 初始版本

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