AR# 52573

MIG 7 系列 DDR3 设计咨询 - OCLKDELAY 校准问题会造成写入 DQS 与 DQ 对齐引起潜在的校准失败

描述

存在问题的版本: MIG 7 系列 v1.7
已修复的版本: 查看 (Xilinx 答复 45195)

注:本答复记录及其补丁已被 (Xilinx 答复 53420)替换。请访问此答复记录。

MIG 7 系列 DDR3 内核会在重置时执行 OCLKDELAY 校准过程。

该过程会将写 DQS 移至写 DQ 数据窗口的中心。 

在此过程中发现了 rtl 问题,它会对包含多个 DQS 字节组的设计产生影响。 

此错误会使写 DQS 与写 DQ 对齐。 写校准过程中 (wrcal_err=1) 会发生潜在的故障。

此问答记录已描述了这一错误,并提供了 RTL 的解决方法。

MIG 7 系列的 v1.8 版本将修复该问题。而在这之前的所有 MIG 7 系列 DDR3 设计版本均需包含本更新。

解决方案

背景介绍

在 OCLKDELAY 校准期间,算法会确保已发现的边缘不在抖动区域内,因此无法检测伪边缘。 

当该算法确定已发现的边缘是合法边缘时,系统会声明“stable_eye_r”信号。 

在校准新字节之前必须取消对此信号的声明,才能为每个字节执行伪边缘检测。 

正在校准的新字节由 cnt_dqs_r 上的增量来表示。

由于 RTL 问题的出现,使得开始校准新字节时“stable_eye_r”仍处于声明状态,从而造成边缘检测错误。 

这会导致写校准错误或写窗口不对称性,造成写 DQS 与写 DQ 进行边缘对齐而不是中心对齐。

解决方法:

此问答记录结尾的 ZIP 文件包含了最新的“user_design/rtl/phy/mig_7series_v1_7_ddr_phy_oclkdelay_cal.v”模块,并提供相关说明,指导您将此文件添加到生成的 MIG 7 系列 v1.7 设计中。

附件

文件名 文件大小 File Type
ar52573.zip 8 KB ZIP
AR# 52573
日期 08/15/2014
状态 Active
Type 设计咨询
器件
IP