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AR# 52685

面向 PCI Express v1.04.a 的 AXI 桥接器 – 链路因输入的 MWr 数据包而变窄

描述

发现问题的版本: v1.04.a
已修复的版本和其它已知问题: 查看 (Xilinx 答复 44969)

如果面向 PCI Express v1.04.a 内核的 AXI 桥接器接收 Memory Write(存储器写入)短数据包,那么链路会变窄。

解决方案

这是已知问题,并将在该内核的未来版本中得到修复。

注: "发现问题的版本" 指问题首次出现的版本。 

该问题可能也出现于较早版本,但未对较早版本进行特定测试。

链接问答记录

主要问答记录

Answer Number 问答标题 问题版本 已解决问题的版本
44969 AXI Bridge for PCI Express - Release Notes and Known Issues for All Versions up to ISE 14.7 N/A N/A
AR# 52685
日期 10/16/2014
状态 Active
Type 已知问题
IP
  • AXI PCI Express (PCIe)
的页面