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AR# 52716

有关 Spartan-6 FPGA 的设计咨询 - 配置读回(如 SEM_IP 或 POST_CRC)会产生配电网络噪声,从而影响 SelectIO 和 GTP 接口

描述

调用配置存储单元读回的任何操作,如 SEU 缓解 (SEM) IP 或内置后配置 CRC 检查 (POST_CRC),都有可能影响 SelectIO 或 GTP 操作,这是因为无论是怎样的配置接口 (ICAP/SelectMap/JTAG) 都会产生配电网络 (PDN) 噪声。此问题仅存在于 Spartan-6 器件中,它不会影响所有设计。Xlinx 提供了相关指南,可让您了解如何确定设计是否会受此问题影响。

对于 GTP 的影响
GTP 附近的 PDN 噪声会引起 REFCLK 上升沿的周期变化,从而会造成 GTP PLL 输出的周期变化。

对于 SelectIO 的影响
PDN 噪声将引起 I/O 抖动,这是因为 VCCINT 的变化会引起 I/O 附近电路延迟的增加或减少。 所有存储控制器库都受到影响。SelectIO 接口在库 0(顶部)、库 2 (底部)、库 3 、或库 4(左) 中受到影响。

而对全局时钟缓冲器不会产生任何影响。

解决方案

应如何确定我的设计是否需要考虑此问题?

具有如下特点的设计更易于受到此问题的影响。

1) GTP 接口
使用 GTP 接口的设计

2) SelectIO 接口
使用 MCB 的设计 SelectIO 接口位于库 0 、库 2 、库 3 、或库 4 中,并且速率大于 300 Mb/s (3.3nS) 而链接余量小于 500pS 的接口。

如果该问题会影响我的设计,我应采取何种步骤来缓解此问题?

SelectIO 接口速度 GTP 接口 已使用的读回功能 后续步骤
速率为 300 Mbps (3.3nS) 而链接余量小于 500ps, 或任何 MCB No POST_CRC 更新至 SEM IP 3.4 版或更高版本。在默认情况下,会禁用 GT 行扫描。当您的设计不具有 GTP 时,您可以在内核生成设置的“Enable Scanning of GT Row”(启用 GT 行扫描)区域,启用“Top GT Row”(顶部 GT 行)和“Bottom GT Row”(底部 GT 行)扫描。
任意 POST_CRC 更新至 SEM IP 3.4 版或更高版本。查看 (Xilinx 答复 55276) 了解更多信息。在默认情况下,会禁用 GT 行扫描。如果在器件顶部和底部设计中不使用 GTP 或任何 MCB ,您可以启用对不包含 GTP 行的扫描。 为此,您可以在内核生成设置的“Enable Scanning of GT Row”(启用 GT 行扫描)区域,启用“Top GT Row”(顶部 GT 行)和“Bottom GT Row”(底部 GT 行)。在您的设计中,选择与 GTP 位置相应的选项。
速率为 300 Mbps (3.3nS) 而链接余量小于 500ps
No SEM IP v3.3 版或更早版本 更新至 SEM IP 3.4 版或更高版本。在默认情况下,会禁用 GT 行扫描。当您的设计不具有 GTP 时,您可以在内核生成设置的“Enable Scanning of GT Row”(启用 GT 行扫描)区域,启用“Top GT Row”(顶部 GT 行)和“Bottom GT Row”(底部 GT 行)扫描。
任意 SEM IP v3.3 版或更早版本 更新至 SEM IP 3.4 版或更高版本。查看 (Xilinx 答复 55276) 了解更多信息。在默认情况下,会禁用 GT 行扫描。如果在器件顶部和底部设计中不使用 GTP,您可以启用对不包含 GTP 行的扫描。 为此,您可以在内核生成设置的“Enable Scanning of GT Row”(启用 GT 行扫描)区域,启用“Top GT Row”(顶部 GT 行)和“Bottom GT Row”(底部 GT 行)。在您的设计中,选择与 GTP 位置相应的选项。


什么时候发布 SEM IP v3.4 或更高版本?

试用版 SEM IP v3.4 在 ISE 设计套件 14.4 中提供。完成波束测试的量产版 SEM IP v3.5 在 ISE 设计套件 14.5 中提供。ISE 设计套件 14.6 和 ISE 设计套件 14.7 中提供更新版本的 SEM IP。

我会因采用 SEM IP v3.4 或更高版本而失去 SEU 覆盖吗?

如果使用新的模式来忽略配置存储器行(包括 GTP),则会出现 SEU 覆盖约简。

器件 每个器件的总行数 1 行的覆盖约简 2 行的覆盖约简
6SLX25T 5 15.70% 不适用
6SLX45T 5 6.75% 不适用
6SLX75T 12 5.05% 11.1%
6SLX100T 12 5.90% 11.8%
6SLX150T 12 6.55% 13.1%

*请注意,覆盖约简小于覆盖行数除以总行数的值,这是因为包含 GTP 模块的配置行所具有的配置位已显著减少。 

: 当跳过末尾 GT 行, 应使用 SEM IP v3.5 或之后版本。查看 (Xilinx 答复 55276)

还将考虑采用基本位和已使用的位来实现 4 个实际的设计实例。下表说明了覆盖率的实际损失已大大降低。

器件 LUT 利用率 总的基本位数 行中禁用的基本位 覆盖中的基本位百分比约简
6SLX25T 35% 1,138,559 13,372 1.2%
6SLX45T 20% 1,236,695 14,574 1.2%
6SLX45T 35% 2,452,973 14,531 0.6%
6SLX100T 60% 8,607,723 258,967 3.0%

了解更多有关基本位的信息,敬请查看(Xilinx 答复 41199)(Xilinx 答复 41197)

如果要为您的设计获得 SEU 检测覆盖,敬请联系您当地的现场应用工程师 (FAE),或打开 Xilinx 技术支持提供的 WebCase

是否需要考虑 IOSTANDARD 的影响?

IOSTANDARD 设置不会产生任何正负面影响。

新的 SEM IP 是否会产生任何性能影响?

SEM IP v3.4 或之后版本将花费大约 3 至 4 倍以上的时间来执行初始化和整个器件扫描。

如果您需要获得有关此问题的进一步帮助,敬请打开 Xilinx 技术支持提供的 WebCase

链接问答记录

相关答复记录

AR# 52716
日期 03/13/2015
状态 Active
Type 设计咨询
器件
  • Spartan-6
IP
  • Soft Error Mitigation
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