AR# 53053

有关 MIG 7 系列 QDRII+ 的设计咨询 - 当出现 CPT_CLK_CQ_ONLY=FALSE 时,会发生读取校准故障

描述

找到的版本:MIG 7 系列 v1.7
解决问题的版本: MIG 7 系列 v1.8

默认情况下,MIG 7 系列 QDRII+ 生成的设计将采用下列读取数据采集机制。此采集机制是采用顶层 RTL 参数 CPT_CLK_CQ_ONLY=FALSE 来设置的。

53053_FALSE.jpg
53053_FALSE.jpg

此采集机制需要使用 CLK 和 CLKB 的上升沿来保持密切的关系,从而确保能够正确采集读取数据调整。由于同一库中的 PHASER_IN 和 PHASER_OUT 之间产生很大的歪斜差异,造成了 CLKB 在错误的边缘上采集读取数据,从而导致硬件出现读取校准故障。

解决方案

如果在 ISERDES 输出中没有出现预期的数据模式 "0FF0_0F0F",则会在读取校准阶段 1 中发生校准故障。这可以通过触发 rdlvl_stg1_start = 1 和监控《7 系列 FPGA 存储器接口解决方案用户指南》(UG586) 的表 2-20 中参考的读取数据信号和其它读取阶段 1 调试信号,并且使用 ChipScope 工具来验证该故障。

如果要解决此问题,请在顶层模块或实例中设置 CPT_CLK_CQ_ONLY=TRUE 参数。CPT_CLK_CQ_ONLY=TRUE 仅使用 CQ 来采集读取数据,并采用本机逆变器使 CLKB 输入至 ILOGIC 中。

下面提供了采集机制视图:

53053_TRUE.jpg
53053_TRUE.jpg

注:qdriip_cq_p (CQ) 和 qdriip_cq_n (CQ#) 应同时放置在 I/O 站点上,这是因为在此采集机制中确实会用到 CQ 或 CQ#,具体要取决于 MEM_RD_LATENCY 参数值。

CPT_CLK_CQ_ONLY=TRUE 采集机制彻底删除了 PHASER_OUT,从而消除了任何歪斜差异,并解决了数据偏差问题。所有 MIG 7 系列 QDRII+ 设计都必须在顶层模块或实例中设置 CPT_CLK_CQ_ONLY=TRUE 参数,这是因为此问题有可能会影响所有 MIG 7 系列 QDRII+ 设计。MIG v1.8 以及所有未来版本都将采用 CPT_CLK_CQ_ONLY=TRUE 采集机制。

修订历史
12/10/2012 - 初始版本

链接问答记录

主要问答记录

AR# 53053
日期 02/07/2013
状态 Active
Type 设计咨询
器件
IP