AR# 53062: System Generator for DSP 14.x - 当利用 AXI4 生成 pcore 时出现shared FIFO 输出数据宽度错误
AR# 53062
System Generator for DSP 14.x - 当利用 AXI4 生成 pcore 时出现shared FIFO 输出数据宽度错误
描述
在 System Generator for DSP 14.x 版本中，shared FIFO 模块不能识别浮点型输出数据宽度。
在包含一个shared FIFO 的简单设计中，当我试图生成 pcore 时系统会报告如下错误：
standard exception: XNetlistEngine: An exception was raised: com.xilinx.sysgen.netlist.NetlistException: -- An error was encountered while netlisting the shared FIFO named 'CH0.' FIFO 输入端口宽度 (32) 与 FIFO 输出端口宽度不匹配 (16)。
然而，内核被配置为浮点输出类型，同时浮点数据类型默认占用 32 位。
解决方案
这是 System Generator 14.x 中 Shared FIFO 模块的一个已知问题，并已针对该问题提出更改请求。