AR# 53420

MIG 7 系列 DDR3 设计咨询 - 针对 v1.7 和 v1.8 提供所需的校正补丁

描述

问题版本: MIG 7 系列 v1.7
解决问题的版本: 参见 (Xilinx 答复 45195)

由于在过程变化或进行连续重置时会出现潜在的校正故障,所以需要为 MIG 7 系列 3/DDR 设计提供新的校正更新。本答复记录不仅对校正更新内容进行了详细说明,还包含用于 MIG 7 系列 v1.7 和 v1.8 设计的补丁链接。我们推荐升级到 v1.8,但如果您已经安装了本答复记录中的 v1.7 补丁,也可以不升级。

解决方案

}OCLKDELAY 校正更新

背景: v1.7 OCLKDELAY 校正算法使用一个值为 30 的初始 Phaser_OUT tap。 这样可在进行边缘检测之前提供一个大约 90 度位移的初始点。这使得该算法可以将写 DQS 放置在90 度和 180 度之间的上升窗口。 该算法只依赖边缘检测。
ar52573_old_ocal.JPG

该算法的问题在于,对于过程变化而言,90-180 度的窗口还不够大。

潜在的故障机制: 当过程变化中 90-180 度的窗口无法覆盖 DQS 起始点时,就会出现校正故障(特别是写校正故障)。

修复: 在新的 OCLKDELAY 校正算法中,初始 Phaser_OUT tap 值从 30 变为一个与频率有关的值,而且初始采样范围扩展为 90 至 225 度。此外,该算法还添加了模式检测,作为已有边缘检测的增强功能。
ar52573_new_ocal.JPG

最新的算法涵盖所有 7 系列芯片修订版的过程变化。 对 ddr_phy_oclkdelay_cal 和 ddr_mc_phy_wrapper 模块进行了更新。本答复记录末尾的压缩文件包含更新的 rtl 文件,以及关于如何将这些文件整合到生成的 MIG 7 系列 v1.7 或 v1.8 设计中的说明。

PRBS 校正更新

背景: MIG 7 系列 v1.7 PRBS 读校平 RTL 文件遗漏了一个特殊情况——具体来说就是 "phy_if_empty" 和 "reseed_prbs_r" 信号被同时断言的这种情况。这样会造成由 ddr_prbs_gen.v 模块生成的比较数据与从 DRAM 返回的读取数据无法同步。

潜在的故障模式: 当这种特殊情况出现时,最后的 PRBS tap 值错误会造成接收数据后期校正中出现少量时间迁移。这种特殊情况故障会在多次连续重置中出现(即 500 至 1000 次重置)。

修复: MIG 7 系列 v1.8 设计默认包含 RTL 更新。 下面链接中的 v1.7 补丁包括更新的 rtl 文件以及关于如何将这些文件整合到生成的 MIG 7 系列 v1.7 设计中的说明。

写校平校正更新

背景: 在一些重置中,写校平算法会将 DQS 与 CK 的下降沿对齐。 当出现这种情况时,MIG v1.8 与之前的写校平算法不具备足够长的 0 检测周期(只有 7 个 0),这样会造成某个噪声区中的一个 1 被误认为是从 0 到 1 的边缘转换,以及错误的写校平处理。

潜在的故障模式: 这种错误的边缘检测可能导致 tDQSS 写入违规被发送到 DRAM,以及随后的写数据错误后期校正。

修复: 写校平算法已被更新用以实现更长的低电平检测周期(14 个 0 而不是 7 个 0 ),从而避免在 CK 下降沿检测到错误的 0 到 1 转换。 修复内容含有对 ddr_phy_wrlvl 模块的更新,该模块包含在下面的 v1.7 和 v1.8 的补丁文件中。

注: 应用面向 EDK 和 MPMC 设计的补丁,将位于$XILINX$\EDK\hw\XilinxProcessorIPLib\pcores\axi_7series_ddrx_v1_06_a\hdl\verilog 的文件替换成补丁提供的文件。

附件

文件名 文件大小 File Type
mig_v1_8_calibration_patch.zip 32 KB ZIP
mig_v1_7_calibration_patch.zip 43 KB ZIP

链接问答记录

主要问答记录

Answer Number 问答标题 问题版本 已解决问题的版本
53962 面向 Virtex-7 FPGA VC707 评估套件的设计咨询主答复记录 N/A N/A
AR# 53420
日期 06/05/2013
状态 Active
Type 设计咨询
器件
IP