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AR# 54006

Vivado 综合- 如何为 Verilog "include" 文件设置路径?

Description

如何在Vivado 综合为 Verilog "include" 文件定义正确的路径。

解决方案

可使用以下方法定义包含文件的位置:

  • 使用 "-include_dirs" 选项: Vivado 综合。运行Tcl命令synth_design并加上-include_dirs 选项(Non-project 模式)
  • 使用 VivadoGUI (Project 模式)综合选项对话框中的 "More Options" 设置。例如,下面的内容可输入到 "More Options" 字段:

"-include_dirs /home/project_1/include_directory/" - 绝对路径

"-include_dirs ../../includes"- 相对路径, 相对于.runs 目录中 Synth 文件夹名称 (synth_1, synth_2 等,Design Run里生效的那个)的相对路径

  • 将包含文件放在与 HDL 文件(带包含声明)相同的目录中。
  • 相对于.runs 目录中 Synth 文件夹名称 (synth_1, synth_2 等,Design Run里生效的那个) 设置 HDL 包含声明中的路径。
AR# 54006
创建日期 03/01/2013
Last Updated 01/09/2014
状态 Active
Type 已知问题
Tools
  • Vivado