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AR# 54367

LogiCORE IP Aurora 8B/10B – Vivado 2013.1和之后版本的版本说明和已知问题

Description

本答复记录不但包含 Aurora 8B10B 核的发布说明与已知问题,而且还包括以下:

  • 一般信息
  • 已知和已解决的问题
  • 修订历史

版本说明和已知问题答复记录面向在 Vivado 2013.1 和更新工具版 中生成的核。
敬请参考http://www.xilinx.com/support/documentation/ip_documentation/xtp025.pdfXTP025 -面向已知问题日志和 ISE 技术支持信息的 IP 版本说明指南

LogiCORE Aurora 8B/10B 内核 IP 页面:

http://china.xilinx.com/products/design_resources/conn_central/grouping/aurora.htm

解决方案

概述

支持的器件可在以下位置找到:

如欲查看新特性列表和所有版本添加的器件支持,请参见 Vivado 工具中提供该核的 Change Log 文件。 

v11.0 Rev6 中的变更:

  • 错误修正: 修正由 gt_refclk 浮点精度差异造成在 IP Integrator 中验证 BD 设计失败所涉及的问题
  • 错误修正: 为 IP symbol 中的 UltraScale 器件修正 TXDIFFCTRL 和 DMONITOROUT 端口宽度
  • 功能增强:在 GUI 中增加高级 RX GT 选项
  • 其他:增加对 XC7A12T、 XC7A12Ti、 XC7A25T、 XC7A25Ti、 XC7Z012S 器件的支持
  • 在一个或更多和子核中的版本变更

v11.0 Rev5 中的变更:

  • 已修复 Artix-7 周期性通道上翻转问题 — 请参阅 (Xilinx 答复 66963)
  • 在一个或更多和子核中的版本变更

v11.0 Rev4 中的变更:

  • 已修复在启用其它收发器端口选项时出现的保留均衡器选择问题
  • 已调整 -1、-1H、1HV、-1L、-1LV、-2LV 速度级器件的线路速率及相关频率限值,以匹配 UltraScale FPGA 数据手册
  • 在一个或更多和子核中的版本变更

v11.0 Rev3 中的变更:

  • 新增对 XQ7K325T 和 XQ7K410T 器件全新速度级的支持
  • 新增对 XQ7Z030、 XQ7Z045 和 XQ7Z100 器件全新速度级的支持
  • 新增对 XQ7A050T、 XQ7A100T 和 XQ7A200T 器件全新速度级的支持
  • 在一个或更多和子核中的版本变更

 v11.0 (Rev. 2) 中的变动:

  • 更新的 RTL 用于修复 CDC 警示问题
  • 添加至 HDL 模块、库的 IP 修订号,包含文件名,可通过锁定及更新的 IP 实例支持设计

v11.0 Rev1 中的变更:

  • 添加了 XQ7VX690T、XQ7Z045 和 XQ7Z100 器件支持
  • 取消了 DRP 时钟输入的 BUFG
  • 在 GTP RX-only Simplex 配置的 rxstartupfsm 中使用了 TXPMARESETDONE
  • 对同步器上的 set_false_path 限制进行了更新


Changes in v11.0:

  • 为支持 FFV 及 FBV 无铅 (ROHS) 封装的 7 系列器件添加了支持
  • 添加了 txinhibit 与 pcsrsvdin 可选收发器控制及状态端口
  • 实现了设置及 gt_reset ports 与内核同步
  • 标准 CC 模块取除了 IP、do_cc 和 warn_cc 端口部分
  • 流控制端口归为 AXI4 数据流接口
  • 控制与状态端口归为显示接口
  • 为 INIT_CLK 与 GTREFCLK 的单端时钟选项添加了支持
  • 为 UltraScale 器件提供了连续通道选择支持
  • 优化的 CRC 资源利用率
  • GT 参考时钟、用户时钟和同步时钟端口经过更新,在 IP 集成器中提供理想的频率值
  • 线路速率值限制为 4 个小数位数,适用于 UltraScale 器件
  • INIT 时钟频率值限制为 6 个小数位数

v10.3 Rev2 中的变更:
  • UltraScale GT Wizard 版本升级
v10.3 Rev1 中的变更:
  • 新增对全新 XC7A15T、 XC7A15TI、 XA7A15T、 XC7A35TI、 XC7A50TI、 XC7A75TI、 XC7A100TI 和 XC7A200TI 器件的支持
  • 新增对 XC7Z015I、XC7Z030I、XC7Z045I、XC7Z035、XC7Z035I 和 XC7Z100I 器件的支持
  • 添加对 K160TI、K325TI、XCK355TI、XCK410TI、XCK420TI、XC7K480TI、XC77、XC777 器件的支持
  • 给 DRP 时钟输入添加 BUFG
  • -2L 速度等级 1.0V Artix 器件的线速范围更新至 6.25Gbps
  • 修改面向 Xilinx 评估平台板的位置约束
Changes in v10.3:
  • UltraScale GT Wizard 版本升级
  • 增加对全新 UltraScale 器件的支持
  • 增加了对 XQ7A50 设备的支持。
  • 增加了对 XA7Z030 设备的支持。
  • 通过 IP GUI 实现对用户可配置的 DRP 时钟和 INIT 时钟的支持。
  • 增加用于为综合/实现后仿真提速的C_EXAMPLE_SIMULATION参数
  • 针对 set_false_path 发生变化的 set_max_delay 限制可限制目的地失败
  • 兼容于最新时序约束指南的 XDC。
  • 添加对 Xilinx 评估平台开发板的支持。
  • 实现针对 IPI 系统中 GT DRP 接口的用户可选选项。
  • 添加支持 IPI 系统中向 INIT 和 DRP 时钟的自动传播。
  • 针对 Zynq 器件已修复了 gt_dmonitorout_out 数据宽度不匹配的问题
  • 为 UltraScale 实例设计添加差分 INIT 时钟输入。
  • 满足了面向 7 系列收发器的 CPLL 掉电电路要求 - 参考答复记录。
  • 对 GT 启动 fsm 进行更新以兼容于 7 系列 GT 向导
  • 已完成到 GTH/GTP 量产 RX 复位序列实现方案的更新 – 敬请参考 AR
  • 已解决的 IES 仿真器参数声明问题

v10.2 变更(Rev. 1):
  • UltraScale GT Wizard 版本更改
  • 增加了对 XQ7Z045 RF900 设备的支持。
  • 解决了UltraScale器件设计中的保持违规时序问题
  •  更新了 4 字节模式下的通道绑定级别逻辑,将通道数改为 >= 13
  • 在收发器调试端口中修复了 GTX 设备的 gt0_dmonitorout_out 端口宽度
  • 在示例设计中,自由运行的 INIT CLK 连接到 VIO 内核
  • 解决了 VHDL 设计的 crc 模块中的锁存器推断问题
  • 更新了 UltraScale 设备中 16-GT (GTHE3_CHANNEL) 的 CLK_COR_MIN_LAT 和 CLK_COR_MAX_LAT 值。

v10.2变更:
  • 增加对UltraScale器件的支持
  • 新增 XC7Z015, XC7A50T, XC7A35T 器件的技术支持
  • 增加对汽车 Artix XA7A35、XA7A50T、XA7A75T 和 XA7A100T 器件的支持
  • 增强对IP集成器的支持
  • 为数据&数据流控制接口增加 Little endian 支持,作为非默认的 GUI 可选项
  • 7 系列设计相关 rxpmaresetdone_t 信号的 VHDL syntax 问题得到了修复
  • 已更新的 OOC XDC,具有针对已选 IP 配置的全部可用时钟
  • 已修复的 TXCRC 和 RXCRC 模块,以采用有效数据运行并报告正确的 CRC 状态
  • 已更新的带有 tx_lock 同步功能的内核复位逻辑
  • 单工定时器值针对 7 系列生产芯片逻辑更新进行了更新
  • 更新热插拔逻辑,以高效处理时钟域交叉
  • 添加了针对通道绑定故障的恢复机制

v10.1变更:
  • 增加可选收发器控制端口和状态端口的数量
v10.0变更:
  • 增加对 XC7A75T 器件的支持
  • 增加面向 7 系列 FPGA GT 复位序列的启动 FSM 集成
  • 增加GUI选项,以包括或排除调试用的Vivado 实验室工具支持
  • 针对 Artix-7 焊线封装器件更新线速,达到速度等级 2 和 3
  • 增加GUI选项,以在内核中包含或排除可共享逻辑资源. 如欲了解有关详情,敬请参考产品指南的迁移部分 - pg046-aurora-8b10b.pdf
  • 新添加的可选收发器控制与状态端口 – 敬请参考 pg046-aurora-8b10b.pdf
  • 更新用于时钟域交叉的同步器,以减少亚稳态的平均故障间隔时间 (MTBF)
  • 减少综合与仿真中的警告
  • 增加对Cadence IES和Synopsys VCS仿真器的支持
  • 增加对 IP 集成器等级 0 的支持


版本列表

此表将 CPRI 核版本关联至首个 Vivado设计工具发布版本中,其中包括:

核版本Vivado 工具版本
v11.0 Rev62016.3
v11.0 Rev5
2016.2
v11.0 Rev42016.1
v11.0 Rev32015.4.2
v11.0 Rev32015.4.1
v11.0 Rev32015.4
v11.0 Rev 22015.3
v11.0 Rev 12015.2.1
v11.0 Rev 12015.2
v11.02015.1
v10.3 Rev 22014.4.1
v10.3 Rev 12014.4
v10.32014.3
v10.2 (Rev. 1)2014.2
v10.22014.1
v10.12013.4
v10.02013.3
v9.12013.2
v9.02013.1
v8.3 Rev12012.4


通用指南

下表提供使用 LogiCORE IP Aurora 8B10B 核的通用指南答复记录。

答复记录标题版本 Found已解决的问题
(Xilinx 答复 65906)Aurora 8B10B v11.0 — 4 字节内核在细化阶段出现仿真故障 v11.0v11.0 Rev3
(Xilinx 答复 64793) Aurora 8B10B v11.0 (或) 更早版本的设计咨询 — Artix-7 GTP — Simplex RX 内核没有断言 MMCM 重置,因此 RXRESETDONE 不为高 v11.0v11.0 Rev 1
(Xilinx 答复 66696)Aurora 8B10B v11.0Rev2 或以后版本 — UltraScale — RXLPMEN 必须经过设置才能启用 LPMv11.0Rev2 或以后版本v11.0 Rev4
Artix-7 GTP 中通道绑定信号间未满足时序要求v9.0
(Xilinx 答复 64173)适用于 Vivado 2013.4 至 2014.4.1 之后,Aurora 64B66B/Aurora 8B10B — 7 系列 GTH — DFE 错误地设置为保持 v10.1v11.0
(Xilinx 答复 58030)LogiCORE IP Aurora 8B10B v9.0 或更早版本- 错误的 CLK_COR_MIN_LAT/CLK_COR_MAX_LAT 属性值 v9.0或更早版本v10.0
(Xilinx 答复 58464)LogiCORE Aurora 8B10B v9.0或更早版本 – 更新至7系列GTX收发器端口RXDFEXYDENv9.0或更早版本v9.1
(Xilinx 答复 58745)单工定时器模式下 Aurora 8B10B v10.1 内核中无 CHANNEL_UP 断言 v10.1v10.2
(Xilinx 答复 58079)LogiCORE IP Aurora 8B10B v10.0 – 使 Aurora 8B10B 针对 Zynq 7015 器件的建议处理方法 v10.0v10.2
(Xilinx 答复 58464)LogiCORE IP Aurora 8B10B v9.1或更早版本 – 更新至7系列GTX收发器端口RXDFEXYDEN v9.1或更早版本v10.0
(Xilinx 答复 58746)在双工配置下 Aurora 8B10B v10.1 内核中无 CHANNEL_UP 断言 v10.1 或更早版本v10.2
(Xilinx 答复 57061)2013.2 Vivado - Aurora 8B10B OOC XDC 使用小写而内核使用大写,这导致在使用 DCP 时出现重要警告v9.1v10.0
(Xilinx 答复 60737)Aurora 8B10B v10.2 - 通道数 >13 的 4 字节 Aurora 8b10b 内核的 Channel Up & Lane Up 切换v10.2v10.2 Rev 1
(Xilinx 答复 60743)Aurora 8B10B v10.2 GUI - 第二个选项卡中参数 C_GT_CLOCK1 错误的验证失败 v10.2v10.2 Rev 1
(Xilinx 答复 60832)Aurora 8B10B v10.2 - UltraScale – 具有很少内核配置的保持违规 v10.2v10.2 Rev 1
(Xilinx 答复 61229)Aurora 64B66B/Aurora 8B10B - UltraScale GTH - CPLL Duplex设计未在硬件中对lane_up/channel_up进行断言v9.2 or laterv10.3
(Xilinx 答复 60836)
Aurora 8B10B - Vivado 2013.4 和更早版本 – GTP 和 GTH – 量产复位 DRP 序列可能进入挂起状态,需要通过重新配置进行恢复 v10.0 or laterv10.3
(Xilinx 答复 61230)Aurora 8B10B v10.2/v10.2Rev1 - Ultrascale GTH - 一些 Aurora 8b10b 核配置失效,包含延缓时间冲突v10.2v10.3
(Xilinx 答复 61222) UltraScale - Aurora 8B10B v10.2 Rev1 – 采用 IES 仿真器的单工设计失败 v10.2 Rev 1v10.3
(Xilinx 答复 61224)Aurora 8B10B v10.2 - 在 CRC 模块中推理的锁存器 v10.2v10.2 Rev 1
(Xilinx 答复 61302)Aurora 8B10B v10.0 - 部分配置未断言上升通道 v10.0v10.2
(Xilinx 答复 60831)Aurora 8B10B - 使用 Artix-7 GTP 和 Virtex-7 GTH 的仿真运行速度缓慢
(Xilinx 答复 61378)Aurora 8B10B v10.1 或更早版本 – 警告: [Synth 8-327]对可变的“storage_31_reg”推理锁存器 v10.1或更早版本v10.2


修订历史:


05/10/2016更新了有关 v11.0 Rev6 的详细信息
05/31/2016更新了有关 v11.0 Rev5 的详细信息
03/30/2016更新了有关 v11.0 Rev4 的详细信息
12/30/2015更新了有关 v11.0 Rev3 的详细信息
09/16/2015更新了有关 v11.0 Rev2 的详细信息
06/12/2015更新了有关 v11.0 Rev1 的详细信息
05/12.2015更新了已知及已解决的问题列表
03/10/2015更新了有关 v10.3Rev2 及 v11.0 的详细信息
11/26/2014v10.3 Rev1 的详细内容更新,已知问题和已解决的问题
09/30/2014更新了有关 v10.3 的详细信息、已知及已解决问题 
06/23/2014更新了已知及已解决的问题 
06/19/2014更新了有关 v10.2 (Rev. 1) 的详细信息
01/20/2014更新t v10.2 详情
03/14/2014更新已知问题答复记录
01/20/2014更新t v10.1 详情
10/23/2013更新t v10.0 详情
08/08/2013更新t v9.1 详情
03/27/2013Initial release
AR# 54367
创建日期 02/20/2013
Last Updated 10/13/2016
状态 Active
Type 发布说明
Tools
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