AR# 54473

LogiCORE IP CPRI Core - 面向 Vivado 2013.1 和更新工具版本的发布说明和已知问题

描述

本答复记录包含 CPRI LogiCORE IP 的发布说明及已知问题,以及:

  • 通用信息
  • 已知和已解决的问题
  • 修订历史

发布说明和已知问题答复记录面向在 Vivado 2013.1 和更新工具版 中生成的核。

敬请参考XTP025 -面向已知问题日志和 ISE 技术支持信息的 IP 版本说明指南

CPRI LogiCORE IP :

https://china.xilinx.com/content/xilinx/zh/products/intellectual-property/do-di-cpri.html

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解决方案

概述

支持的器件可在以下位置找到:

CPRI 硬件演示设计

CPRI 演示设计支持 KC705、 VC709、 ZC706、 AC701、 KCU105、VCU108、VCU118 和 ZCU102 开发板

您可访问 CPRI 成员专区:

https://china.xilinx.com/member/cpri_eval/index.htm

如欲查看新特性列表和所有版本添加的器件支持,请参见 Vivado 设计工具中提供该核的 Change Log 文件。

版本表

该表将内核版本与 Vivado 设计工具发布版本、兼容的 CPRI 规范版本以及变更日志答复记录相关联

内核版本Vivado 工具版本CPRI Spec 版本Vivado IP 变更日志IP 补丁
v8.112019.2v7.0(Xilinx Answer 72923)
v8.102019.1v7.0(Xilinx Answer 72242)
v8.9(Rev 2)2018.3v7.0(Xilinx Answer 71806)
v8.9 (Rev 1)2018.2v7.0(Xilinx Answer 71212)
v8.92018.1v7.0(Xilinx Answer 70699)(Xilinx Answer 71517)
v8.8 (Rev 1)2017.4v7.0(Xilinx Answer 70386)
v8.82017.3v7.0(Xilinx Answer 69903)
v8.7 (Rev 3)2017.2v7.0(Xilinx Answer 69326)(Xilinx Answer 71370)
v8.7 (Rev 2)2017.1v7.0(Xilinx Answer 69055)
v8.7 (Rev 1)2016.4v7.0(Xilinx Answer 68369)(Xilinx Answer 68427)
v8.72016.3v7.0(Xilinx Answer 68021)
(Xilinx Answer 68426)
v8.6 (Rev 1)2016.2v7.0(Xilinx Answer 67345)(Xilinx Answer 68300)
v8.62016.1v7.0(Xilinx Answer 66930)
v8.5 (Rev 1)2015.4v6.1(Xilinx Answer 66004)(Xilinx Answer 68282)
v8.52015.3v6.1(Xilinx Answer 65570)
v8.4 (Rev 1)2015.2v6.0(Xilinx Answer 65077)
v8.42015.1v6.0(Xilinx Answer 64619)
v8.3 (Rev.2)2014.4.1v6.0(Xilinx Answer 63724)
v8.3 (Rev.1)2014.4v6.0(Xilinx Answer 62882)
v8.32014.3v6.0(Xilinx Answer 62144)
v8.2 (Rev.1)2014.2v6.0(Xilinx Answer 61087)
v8.22014.1v6.0(Xilinx Answer 59986)
v8.12013.4v5.0(Xilinx Answer 58670)
v8.02013.3v5.0(Xilinx Answer 58605)
v7.02013.1v5.0

已知和已解决的问题

下表是 CPRI LogiCORE IP 的已知问题,从最初在 Vivado 2013.1 中发布的 v7.0 开始。

注:“发现问题的版本”栏列出了首次发现问题的版本。

该问题可能也出现于较早版本,但未对较早版本进行特定测试。

答复记录标题发现问题
的版本
Version
Resolved
(Xilinx Answer 71517)CPRI 8.9 - 通过 4 通道硬 FEC 封装 IP 核以 24.3 Gbps 线速运行时,出现延迟不一致v8.9v8.9 Rev 2
(Xilinx Answer 71369)CPRI 8.9 - 当 IQ RX 环回到 IQ TX 时,每 10ms 链接重新同步v8.9v8.9 Rev2
(Xilinx Answer 71379)CPRI v8.7(Rev 3) - 启用 10.1G FEC 线速的参考时钟频率不正确v8.7 rev3v8.9
(Xilinx Answer 70210)CPRI v8.7 (Rev 3) - 输出 rxrecclkout 上的 9.8G 线速频率不正确。v8.7 rev3v8.9
(Xilinx Answer 71115)CPRI v8.8 Rev 1 - 运行示例设计仿真时,pcs_rxdata_chX 为 “x”v8.8 rev1v8.9
(Xilinx Answer 70385)CPRI v8.8 — 补丁更新,GTY 支持 xcku15p ffva1760 和 ffve1760v8.8v8.8 rev1
(Xilinx Answer 69056)CPRI v8.7 Rev 2 — 64b/66b 加扰不针对 FEC 线路速率启用v8.7 rev2v8.7 rev3
(Xilinx Answer 68530)CPRI v8.7 Rev 1 — 对于某些 UltraScale 及 UltraScale+ 器件,如果内核在线路速率选项下采用 9.830G 生成,那么 RX 和 TX 输出时钟就不会受到正确的约束。v8.7 rev1v8.7 rev2
(Xilinx Answer 68529)CPRI v8.7 Rev 1 — 在支持 24,330.24 Mbps 线路速率的内核中,在 8B10B 编码的线路速率下不支持加扰。v8.7 rev1v8.7 rev2
(Xilinx Answer 68510)CPRI v8.7 Rev 1 — 64b66b 控制模块编码错误v8.5rev1v8.7 rev2
(Xilinx Answer 67215)CPRI v8.6 - 当 CPRI 核使用与另一 CPRI 核共享的逻辑,一般配置和发送警报寄存器中的软件重置位 31 没有清零。
v8.4v8.6rev1
(Xilinx Answer 66971)CPRI v8.5 Rev1 - CPRI 自协商可使用 UltraScale 收发器中的 CPLL 挂起v8.5rev1v8.6
(Xilinx Answer 64739)CPRI v8.4 - 为什么当我使用收发器调试引脚访问 UltraScale DRP 端口时我会看到不正确的行为?v8.4v8.5
(Xilinx Answer 60818)CPRI v8.2 - [Vivado 12-1387] No valid object(s) found for set_max_delay constraintv8.2v8.3
(Xilinx Answer 62510) CPRI v8.1 - Ethernet eth_rx_frame_count 号有时为 STUCK 状态。v8.1v8.2 rev2
(Xilinx Answer 55952)CPRI v7.0: MMCM 输出时钟更改v7.0v8.0
(Xilinx Answer 57046)CPRI v7.0 - CPRI 的 AXI 端口与 IPI 外部端口不匹配v7.0v8.3

通用指南

下表是在使用 CPRI LogiCORE IP 时,FPGA 收发器的已知问题和设计咨询。

答复记录标题
(Xilinx Answer 57487)UltraScale FPGA 收发器向导 - 面向 Vivado 2013.4 及其更新版本的发布说明和已知问题
(Xilinx Answer 59294)面向 7 系列 GT 向导的设计咨询 - CPLL 导致 7 系列 GT** 加电时出现峰值电力
(Xilinx Answer 53561)有关 Artix-7 FPGA GTP 收发器的设计咨询:量产芯片 RX 复位顺序要求
(Xilinx Answer 53779)有关 Virtex-7 FPGA GTH 收发器的设计咨询— 量产芯片 RX 复位顺序要求
(Xilinx Answer 55009)面向 7 系列 GTX/GTH/GTP 收发器的设计咨询:缓冲旁路模式下的 TX 同步控制器相位调整更改


** (Xilinx Answer 59294) 详细介绍了 7 系列 GT 收发器的上电问题。2014.3 版的 CPRI 核中将包含解决方法。

避免此问题,请确保当器件在加电(线速为 6144Mbps 或更低)时,收发器中存在一个参考时钟。

修订历史:

09/07/2018新增 71369、 71370、71379 和 71517
06/08/2018新增 70210
05/10/2018新增 71115
01/15/2018新增 70385
04/19/2017新增 69056
01/16/2017新增 68529 和 68530
01/10/2017新增 68610
05/23/2016新增 67215
04/06/2016新增 66971
02/25/2016新增 66402
01/14/2016新增 CPRI spec 版本
06/15/2015新增 64739 和 62510
02/28/2015新增 63622
02/28/2015新增 57487
09/03/2014新增 59294
05/27/2014新增 60818
12/03/2013新增 55952
04/03/2013初始版本

链接问答记录

子答复记录

Answer Number 问答标题 问题版本 已解决问题的版本
53561 有关 Artix-7 FPGA GTP 收发器的设计咨询:量产芯片 RX 复位顺序要求 N/A N/A
53779 有关 Virtex-7 FPGA GTH 收发器的设计咨询— 量产芯片 RX 复位顺序要求 N/A N/A
55009 面向 7 系列 FPGA GTX/GTH/GTP 收发器的设计咨询:缓冲旁路模式下的 TX 同步控制器相位调整更改 N/A N/A
55952 CPRI v7.0 - MMCM Output Clock Changes N/A N/A
60818 CPRI v8.2 - [Vivado 12-1387] No valid object(s) found for set_max_delay constraint with option '-from [get_cells -hier -filter {name =~ *cpri_i/cpri_options.cpri_i/rx_modules_I/RX_HFNSYNC_10G.rx_hfnsync_i/hfnsync_reg}]'. N/A N/A
59294 设计咨询 GT 向导 – CPLL 在 7 系列 GT 上电时产生功率尖峰 N/A N/A
62510 LogiCORE CPRI v8.1 - Ethernet eth_rx_frame_count number is stuck sometimes. N/A N/A
64739 CPRI v8.4 - Why do I see incorrect behavior when I use transceiver debug pins to access UltraScale DRP ports? N/A N/A
57046 2014.4 Vivado IP Integrator - AXI ports from Vivado CPRI do not match IP Integrator AXI external ports N/A N/A
66971 CPRI v8.5 rev1 - CPRI auto-negotiation can hang when using the CPLL in UltraScale transceivers N/A N/A
67215 CPRI V8.6 - Software Reset bit 31 in General Configuration and Transmit Alarms register does not clear when the CPRI core is using shared logic from another CPRI core. N/A N/A
68529 CPRI v8.7 (Rev 1) - In cores supporting the 24,330.24 Mbps line rate, scrambling is not supported at the 8B10B encoded line rates. N/A N/A
68530 CPRI v8.7 (Rev 1) - For some UltraScale and UltraScale+ devices, the RX and TX output clocks are not correctly constrained if cores are generated with the 9.830G and under line rate option. N/A N/A
69056 CPRI v8.7 Rev 2 - 64B/66B scrambling not enabled on FEC line rates. N/A N/A
70385 CPRI v8.8 - Patch Update, GTY support for xcku15p ffva1760 and ffve1760 N/A N/A
69646 XPE - Certain power rails do not change with temperature or process change, why? N/A N/A
71115 CPRI v8.8 Rev 1 - pcs_rxdata_chX are "x" when running example design simulation N/A N/A
70210 CPRI v8.7 (Rev 3) - 输出 rxrecclkout 上的 9.8G 线速频率不正确。 N/A N/A
71370 CPRI v8.7 (Rev 3) - Patch update for CPRI v8.7 (Rev 3) in Vivado 2017.2 N/A N/A
71369 CPRI 8.9 - 当 IQ RX 环回到 IQ TX 时,每 10ms 链接重新同步 N/A N/A
71517 CPRI v8.9 - Patch Update for Hard FEC Wrapper latency Issue in Vivado 2018.1 N/A N/A

相关答复记录

Answer Number 问答标题 问题版本 已解决问题的版本
36969 LogiCORE IP CPRI - Release Notes and Known Issues N/A N/A
AR# 54473
日期 11/27/2019
状态 Active
Type 版本说明
IP