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AR# 54480

LogiCORE IP JESD204B — Vivado 2013.1 及更新工具的版本说明及已知问题

Description

本答复记录包含 JESD204B LogiCORE IP 的版本说明及已知问题,以及:

  • 一般信息
  • 已知和已解决的问题
  • 修订历史

发布说明和已知问题面向 Vivado 2013.1 及更新工具中生成的核。

敬请参考XTP025 -面向已知问题日志和 ISE 技术支持信息的 IP 版本说明指南

如欲了解 JESD204B ISE Core Generator 版本的已知问题,请访问(Xilinx 答复 44405)、JESD204 LogiCORE IP — 版本说明及已知问题。

JESD204 LogiCORE IP:

https://china.xilinx.com/content/xilinx/zh/products/intellectual-property/ef-di-jesd204.html

解决方案

概述

支持的器件可在以下位置找到:

如欲查看新特性列表和所有版本添加的器件支持,请参见 Vivado 设计工具中提供该核的 Change Log 文件。 


或者,查看变更日志答复记录:

 

答复记录标题
(Xilinx Answer 69326)2017.2 Vivado IP 版本说明 - 所有 IP 变更信息
(Xilinx Answer 69055)2017.1 Vivado IP 版本说明 - 所有 IP 变更信息
(Xilinx 答复 68369)2016.4 Vivado IP 版本说明 - 所有 IP 变更信息
(Xilinx 答复 68021)2016.3 Vivado IP 版本说明 - 所有 IP 变更信息
(Xilinx 答复 67345)2016.2 Vivado IP 版本说明 - 所有 IP 变更信息
(Xilinx 答复 66930)2016.1 Vivado IP 版本说明 - 所有 IP 变更信息
(Xilinx 答复 66004)2015.4 Vivado IP 版本说明 - 所有 IP 变更信息
(Xilinx 答复 65570)2015.3 Vivado IP 版本说明 - 所有 IP 变更信息
(Xilinx 答复 65077)2015.2 Vivado IP 版本说明 - 所有 IP 变更信息
(Xilinx 答复 64619)2015.1 Vivado IP 版本说明 - 所有 IP 变更信息
(Xilinx 答复 63724)2014.4.1 Vivado IP 版本说明 - 所有 IP 变更信息
(Xilinx 答复 62882)2014.4 Vivado IP 版本说明 - 所有 IP 变更信息
(Xilinx 答复 62144)2014.3 Vivado IP 版本说明 - 所有 IP 变更信息
(Xilinx 答复 61087)2014.2 Vivado IP 版本说明 - 所有 IP 变更信息
(Xilinx 答复 59986)2014.1 Vivado IP 版本说明 - 所有 IP 变更信息
(Xilinx 答复 58670)2013.4 Vivado IP 版本说明 - 所有 IP 变更信息
(Xilinx 答复 58605)2013.3 Vivado IP 版本说明 - 所有 IP 变更信息

 

了解与收发器有关的问题,请查看下表。

答复记录标题
(Xilinx 答复 41613)7 系列 FPGA GTX/GTH 收发器-已知问题和答复记录列表
(Xilinx 答复 57487)UltraScale FPGA 收发器向导 - 面向 Vivado 2013.4 及其更新版本的发布说明和已知问题
(Xilinx 答复 62670)UltraScale FPGAs GTH 收发器-已知问题和答复记录列表
(Xilinx 答复 64440)UltraScale FPGA GTY 收发器-已知问题和答复记录列表
(Xilinx 答复 64838)UltraScale FPGA 收发器向导的设计咨询:Vivado 2015.2 中的 GTH 生产更新


版本列表

此表将 CPRI 核版本关联至首个 Vivado设计工具发布版本中,其中包括:

核版本Vivado 工具版本
v7.1 (Rev. 3)2017.2
v7,1 (Rev. 2)2017.1
v7.1 (Rev. 1)2016.4
v7.12016.3
v7.0 (Rev. 1)2016.2
v7.02016.1
v6.2 (Rev. 1)2015.4
v6.22015.3
v6.1 (Rev. 1)2015.2
v6.12015.1
v6.0 (Rev. 2)2014.4.1
v6.0 (Rev. 1)2014.4
v6.02014.3
v5.2 (Rev. 1)2014.2
v5.22014.1
v5.12013.4
v5.02013.3
v4.0 (Rev. 1)2013.2
v4.02013.1


通用指南

下表是使用 JESD204B LogiCORE IP 时的一般指南答复记录。

答复记录标题
(Xilinx 答复 66143)IP JESD204 — 时延计算检查表
(Xilinx 答复 66826)JESD204 — 重置脉宽信息
(Xilinx 答复 67991)JESD204 — 有关 rx_start_of_frame 的信息
(Xilinx Answer 69610)JESD204B - JESD204B 内核的一个实例可以与多个ADC 或 DAC一起使用吗?


已知和已解决的问题

下表提供   JESD204 LogiCORE IP 的已知问题,起于 Vivado 2013.1 中首先推出的 v4.0。

注: ''找到的版本'' 列出了首次发现问题的版本。该问题可能也出现于较早版本,但未对较早版本进行特定测试。

答复记录标题发现问题的版本已解决的问题
(Xilinx Answer 69507)JESD204B(v7.0) - 当使用内核中的共享逻辑时,RXLPMEN 值不正确v7.0
(Xilinx Answer 69027)JESD204 — 使用 QuestaSim 时,单信道 JESD204 传输实例设计仿真定时失效
(Xilinx Answer 69021)JESD204 - 2017.1 — UltraScale / UltraScale+ IBUFDS_GTE 输出不稳定
(Xilinx 答复 67354)JESD204 PHY — CPLLPD 至少有 2us 没有保持为高
(Xilinx 答复 67349)JESD204B v7.0 — TX 信道 ID 在 ILA 序列中不正确,这可能还会引起示例设计仿真失败v7.0v7.1
(Xilinx 答复 67043)JESD204 v6.1、v6.2、v7.0 和 JESD204 PHY v2.0、v3.0、v3.1(2015.1、2015.2、2015.3、2015.4、2016.1)— DFE 均衡模式默认值
(Xilinx 答复 66575)JESD204 和 JESD204 PHY — 多通道 JESD 接口和 rxencommaalign 信号
(Xilinx Answer 65479)JESD204B — 使用 QuestaSim 时,单信道 JESD204 传输实例设计仿真定时失效
(Xilinx Answer 64709)JESD204 v6.1 — 从 2014.4 向 2015.1 升级 — 实现同步v6.1
(Xilinx 答复 64524)JESD204 v6.1 — Vivado 2015.1 中 JESD204 内核的补丁更新v6.1v6.1 (Rev. 1)
(Xilinx 答复 63849)JESD204 v6.1 PG066 产品指南 — 表 2-14 和表 2-15 有打字错误v6.1v7.0
(Xilinx 答复 63345)JESD204 v6.0 PG066 产品指南 — 表 2-30 错误报告位更换v6.0v6.1
(Xilinx 答复 62470)JESD204 v5.2 — 如果 2014.2 的 JESD204 v5.2 中使用默认速率线路,启动时就不会驱动 CPLL 断电v5.2v6.0
(Xilinx 答复 61933)PG066 (v5.2) — 图 3-8 中的 SYNC~ 行为描述是错误的v5.2v6.0
(Xilinx 答复 60387)多信道内核的 UltraScale GT 封装有错误的 DRPCLK 连接 v5.2v5.2
(Xilinx Answer 60386)v5.1 — 更新至 Vivado 2014.1 中的 JESD204 v5.2,会为 RX 内核产生故障v5.1v5.2
(Xilinx 答复 59595) Vivado — 线路速率及参考时钟可改变 Virtex-7 器件中 JESD204 内核的程序,实现 RXOUT_DIV>1 的线路速率。v5.1v6.0
(Xilinx 答复 59040)Vivado Synthesis 会产生错误,显示端口没有在收发器封装中。 v5.1v5.2
(Xilinx 答复 58747)在某些条件下,未正确断言 RX TVALIDv5.1v5.2
(Xilinx 答复 55503)将 RX Lanes In Use 设置为配置时选择的值,会使 RX Data Valid 不能正确断言 v4.0v4.0 (Rev. 1)
(Xilinx Answer 55460)8 位及 16 位的错误 AXI4-Lite 地址解码将按照多帧寄存器写入 RX 缓冲延迟及各帧 v4.0v5.0
(Xilinx 答复 55857)7 系列 GTP 及 GTH 的更新 RX 端接设置v4.0v5.0
(Xilinx Answer 56078)7 系列 FPGA GTX、GTP 及 GTH 的更新 RX 缓冲设置 v4.0v5.0
(Xilinx Answer 56079)JESD204B - v4.0 — 用于在 Vivado Design Suite 2013.2 中复制 GT 封装的更新程序v4.0v5.0



修订历史:

10/08/2017Added (Xilinx Answer 69610)
11/04/20172017.1 版本更新
14/03/20172016.3 和 2016.4 版本更新
10/17/2016新增 (Xilinx Answer 67354)
06/10/2016新增 (Xilinx Answer 67345), (Xilinx 答复 67349)
05/11/2016新增 (Xilinx Answer 67043)(Xilinx Answer 66930)
02/09/2016新增 (Xilinx Answer 66575)
12/10/2015新增 (Xilinx Answer 65570)(Xilinx Answer 66004)。2015.4 版本更新
08/26/2015新增 (Xilinx Answer 64709)(Xilinx Answer 65077). 2015.2 版本更新
07/03/2015新增 (Xilinx Answer 64838)
06/04/20152015.1 版本更新。新增 (Xilinx Answer 62670)(Xilinx Answer (64440)
05/20/20152014.4.1 版本更新。新增 (Xilinx Answer 63724)(Xilinx Answer 64524)
01/20/20152014.4 版本更新. 新增 (Xilinx Answer 63345)
10/03/20142014.3 版本更新
10/02/2014(Xilinx 答复 59595)输入的已解决问题的版本
09/05/2014 已针对 2014.3 更新并新增(Xilinx 答复 61933)
04/24/2014新增 (Xilinx Answer 59595)(Xilinx Answer 60386)(Xilinx Answer 60387)
03/10/2014新增 (Xilinx Answer 58671)
01/10/2014新增 (Xilinx Answer 59040)
01/07/2014新增 (Xilinx Answer 58747)
12/18/20132013.4 更新
06/20/2013新增 (Xilinx Answer 56078)
04/03/2013——初始版本

Attachments

文件名 文件大小 File Type
AR65533_Vivado_2015_2_preliminary_rev2.zip 367 KB ZIP

链接问答记录

子答复记录

Answer Number 问答标题 问题版本 已解决问题的版本
55857 JESD204B v4.0 or earlier - Updated RX Termination settings for 7 Series FPGA GTP and GTH N/A N/A
55503 JESD204 V4.0 - Vivado - Setting Rx Lanes in use to less than the value chosen during configuration causes Rx Data Valid not to be asserted correctly N/A N/A
55460 JESD204 V4.0 - AXI4-Lite address decode incorrect for 8bit and 16bit writes to the Rx Buffer Delay and Frames per Multiframe register N/A N/A
56078 JESD204B v4.0 - Updated RX Buffer settings for 7 Series FPGA GTX, GTP and GTH N/A N/A
58089 LogiCORE IP JESD204B v5.0 - RX Register Address decide unintended offset for multi-lane cores greater than 2 lanes N/A N/A
58747 JESD204 v5.1 IP - 在某些条件下,未正确断言 Rx TVALID N/A N/A
60386 JESD204 v5.1 - upgrade to JESD204 v5.2 in Vivado 2014.1 fails for Rx cores N/A N/A
61933 PG066 (v5.2) - Description of SYNC~ behaviour in Figure 3-8 is incorrect N/A N/A
58605 2013.3 Vivado IP Release Notes - All IP Change Log Information N/A N/A
58670 2013.4 Vivado IP Release Notes - All IP Change Log Information N/A N/A
59986 2014.1 Vivado IP Release Notes - All IP Change Log Information N/A N/A
61087 2014.2 Vivado IP 版本说明 - 所有 IP 变更信息 N/A N/A
59595 Vivado-Line Rate and Reference Clock change Procedure for JESD204 core in Virtex7 Devices for line rates where the RXOUT_DIV>1. N/A N/A
41613 7 Series FPGAs GTX/GTH Transceivers - Known Issues and Answer Record List N/A N/A
62470 JESD204 v5.2 - CPLL Power Down not driven on startup if default rate line used in JESD204 v5.2 in 2014.2 N/A N/A
59294 设计咨询 GT 向导 – CPLL 在 7 系列 GT 上电时产生功率尖峰 N/A N/A
63345 JESD204 v6.0 PG066 Product Guide - Table 2-30 Error Reporting bits are swapped N/A N/A
63849 JESD204 v6.1 (PG066) Product Guide - Table 2-14 and Table 2-15 contain typos N/A N/A
64445 JESD204 v6.1- Why do I see incorrectly aligned SYNC output on JESD Receiver? N/A N/A
64524 JESD204 v6.1 - Patch Update for JESD204 core in Vivado 2015.1 N/A N/A
62670 UltraScale FPGAs GTH Transceiver - Known Issues and Answer Record List N/A N/A
64440 UltraScale FPGA GTY Transceiver - Known Issues and Answer Record List N/A N/A
65479 JESD204B - Single Lane JESD204 Transmit Example Design Simulations Timing Out When Using QuestaSim N/A N/A
65570 2015.3 Vivado IP Release Notes - All IP Change Log Information N/A N/A
66004 2015.4 Vivado IP Release Notes - All IP Change Log Information Article N/A N/A
66575 JESD204 和 JESD204 PHY — JESD 接口和 rxencommaalign 信号 N/A N/A
66576 JESD204 - Clock stability N/A N/A
67043 JESD204 v6.1, v6.2, v7.0 and JESD204 PHY v2.0, v3.0, v3.1 (2015.1, 2015.2, 2015.3, 2015.4, 2016.1) - Defaults to DFE Equalisation mode N/A N/A
66930 2016.1 Vivado IP Release Notes - All IP Change Log Information Article N/A N/A
67354 JESD204 PHY - CPLLPD is not held high for at least 2us N/A N/A
69027 JESD204 - Single Lane JESD204 Transmit Example Design simulations timing out when using QuestaSim N/A N/A
69055 2017.1 Vivado IP Release Notes - All IP Change Log Information Article N/A N/A
69507 JESD204B (v7.0) - RXLPMEN values incorrect when shared logic in core is used N/A N/A

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AR# 54480
日期 08/23/2017
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