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AR# 54643

7 系列 PCI Express 集成模块 — Vivado 2013.1 及更新工具版本的版本说明及已知问题

描述

本答复记录包含 7 Series Integrated Block for PCI Express 内核的版本说明及已知问题,以及以下内容:

  • 一般信息
  • 已知和已解决的问题
  • 修订历史

版本说明和已知问题答复记录面向在 Vivado 2013.1 和更新工具版 中生成的核。

敬请参考XTP025 -面向已知问题日志和 ISE 技术支持信息的 IP 版本说明指南


本文是 PCI Express 解决方案中心的一部分

(Xilinx Answer 34536)面向 PCI Express 的 Xilinx 解决方案中心

解决方案

概述

支持的器件可在以下位置找到:

  • 如欲查看新特性列表和所有版本添加的器件支持,请参见 Vivado 设计工具中提供该核的 Change Log 文件。

版本表

此表将内核版本关联至首个包含该表的 Vivado 设计工具发布版本。

核版本Vivado 工具版本
v3.3 (Rev7)
2017.4
v3.3 (Rev6)2017.3
v3.3 (Rev5)2017.2
v3.3 (Rev4)2017.1
v3.3 (Rev3)2016.4
v3.3 (Rev2)2016.3
v3.3 (Rev1)2016.2
v3.32016.1
v3.2 (Rev1)2015.4
v3.22015.3
v3.1(Rev1)2015.2
v3.12015.1
v3.0 (Rev 4)2014.4
v3.0 (Rev 3)2014.3
v3.0 (Rev2)2014.2
v3.0 (Rev1)2014.1
v3.02013.4
v2.22013.3
v2.12013.2
v2.02013.1
v1.82012.4


设计咨询

(Xilinx Answer 62296)PCI Express/AXI 桥接器的 7 系列/Virtex-7 FGPA Gen3 集成型模块针对 PCI Express 的设计咨询 (Vivado 2014.1/2014.2/2014.3) — 实现根据 Gen1 配置的内核时,工具报告‘constant_clock’和‘unconstrained_internal_endpoints’
(Xilinx Answer 62770)GTP 器件的链路训练问题


已知和已解决的问题

下表提供 7 Series Integrated Block for PCI Express 核的已知问题,起于 Vivado Design Suite 2013.1 中首先推出的 v2.0。

注: "找到的版本" 列出了首次发现问题的版本。

该问题可能也出现于较早版本,但未对较早版本进行特定测试。

答复记录标题版本
Found
已解决问题的版本
(Xilinx Answer 63182)
链路断断续续地无法在 Artix-7 器件上训练3.13.1(Rev1)
(Xilinx Answer 62854)BUFG 过度使用 3.0 (Rev 3)3.0 (Rev4)
(Xilinx Answer 61651)RP 模式下的二级总线重置位功能没有达到预期效果3.0 (Rev2)尚未解决
(Xilinx Answer 61652)ModelSim PE 和 DE 支持3.0 (Rev2)在 ModelSim PE 和 DE (10.3c) 中得以解决。
(Xilinx Answer 60570)
示例设计根端口模型不接受不发布的事务处理3.0 (Rev2)3.0 (Rev3)
(Xilinx Answer 61402)
k70tfbg676-2 器件的 PCIe x8Gen2 PIO 示例设计定时失败。3.0 (Rev2)v3.0 (Rev 4)
(Xilinx Answer 61249) PIPE 仿真和外部 PIPE 接口选项在 RP 模式下永久禁用 3.0 (Rev2)v3.0 (Rev 3)
(Xilinx Answer 59375)在仿真针对 Artix-7 器件(以 VHDL 为目标)生成的内核时,VCS/ModelSim 仿真失败3.0v3.0 (Rev 3)
(Xilinx Answer 59900)综合后/实现网表功能/时序仿真支持3.0 (Rev1)尚未解决
(Xilinx Answer 58738)Zynq 7015(clg485 封装)/Artix 35t(cpg236 和 csg325 封装)和 50t 器件支持3.03.0 (Rev1)
(Xilinx Answer 58628)“严重警告/proj [Route 35-39]该设计没有满足时序要求……”3.03.0 (Rev1)
(Xilinx Answer 58604)将该内核从 v2.0/v2.1 升级至 v2.2 时,外部端口被更新2.2NA
(Xilinx Answer 57823)Artix-7 SBG484 器件支持2.23.0
(Xilinx Answer 57764)在该内核的 VHDL 版本中,TX 去加重设置没有通过通道 7 在通道 1 上正确设置2.23.0
(Xilinx Answer 58052)目标语言和仿真器语言的支持性组合2.2v3.0 (Rev2)
(Xilinx Answer 55529)时钟域交叉 (CDC) 问题2.02.1
(Xilinx Answer 55537)如何生成面向量产 Zynq 的核?2.02.1
(Xilinx Answer 55311) 在针对 128 位接口宽度生成的内核进行的 VHDL 示例设计仿真中,下游内存写入事务失败2.02.1
(Xilinx Answer 53250)在 userclk1 上设置时间违规1.82.2
(Xilinx Answer 53550)支持 64 位 BAR 仿真的 128 位用户接口没有工作 — 根端口仿真模型 (DSPORT) 发送的恶意数据包1.72.1
(Xilinx Answer 50683) MSI Per Vector Masking 功能支持1.7尚未解决
(Xilinx Answer 50692)The core might truncate some DLLPs/TLPs during the process of going into Recovery1.4尚未解决
(Xilinx Answer 50835)VHDL Simulation support for Root Port Configuration1.63.0
(Xilinx Answer 47626)VHDL Simulation Support in Endpoint Configuration1.42.2
(Xilinx Answer 47628)Timing Violations in Certain IP Configurations1.4尚未解决


其它信息


(Xilinx Answer 62530)7 系列 FPGA 收发器向导 — 2014.3 及更新版本中支持的 PCIe GT 封装程序
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(Xilinx 答复 53776)为 Xilinx 集成型 PCI Express 模块和串行 RAPIDIO 内核 Verilog 仿真生成快速测试案例
(Xilinx 答复 53786)7 Series Integrated Block for PCI Express in Vivado
(Xilinx Answer 55084)PCI Express v2.0 的 7 系列集成型模块封装程序 — Verilog 实例化从大写改为小写
(Xilinx 答复 56616)PCI Express 的 7 系列集成型模块 — 链路训练调试指导
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(Xilinx Answer 64605)PCI Express 的 7 系列集成型模块 — 支持 31.25MHz AXI 接口频率
(Xilinx Answer 67006)去断言 s_axis_tx_tready 时,示例设计完成行为不正确


修订历史:

04/05/20172017.1 版本更新
01/24/20172016.4 版本更新
2016/10/052016.3 版本更新
08/06/20162016.2 版本更新
04/13/20162016.1 版本更新
11/24/20152015.4 版本更新
10/06/20152015.3 版本更新
06/24/20152015.2 版本更新
04/15/20152015.1 版本更新
11/24/20142014.4 版本更新
11/20/2014新增 (Xilinx 答复 62530)(Xilinx 答复 62770)(Xilinx 答复 62854)
11/09/2014新增 (Xilinx Answer 62296)
10/08/20142014.3 版本更新
08/26/2014新增 (Xilinx Answer 61651)
06/05/2014新增 (Xilinx Answer 61652)
07/31/2014新增 (Xilinx 答复 60570)
07/07/2014新增 (Xilinx 答复 61402)
06/24/2014新增 (Xilinx 答复 61249)
06/04/20142014.2 版本更新
05/28/2014新增 (Xilinx 答复 60606)
04/16/20142014.1 版本更新
02/28/2014新增 (Xilinx 答复 58738)
12/18/20132013.4 版本更新
10/23/20132013.3 版本更新
10/07/2013新增 (Xilinx 答复 57764)
06/19/20132013.2 版本更新
06/13/2013新增 (Xilinx 答复 55529)
05/02/2013新增 (Xilinx 答复 55537)
04/03/013初始版本

链接问答记录

主要问答记录

Answer Number 问答标题 问题版本 已解决问题的版本
45382 Virtex-7 FPGA VC707 Evaluation Kit - Known Issues and Release Notes Master Answer Record N/A N/A
AR# 54643
日期 02/16/2018
状态 Active
Type 版本说明
IP
  • 7 Series Integrated Block for PCI Express (PCIe)
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