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AR# 54645

面向 PCI Express 的 Virtex-7 FPGA Gen3 集成模块 — Vivado 2013.1 及更新工具版本的版本说明及已知问题

描述

本答案记录不仅包含面向 PCI Express 内核的 Virtex-7 FPGA Gen3 集成块的版本说明及已知问题,而且还包括以下内容:

  • 一般信息
  • 已知和已解决的问题
  • 修订历史

版本说明和已知问题答复记录面向在 Vivado 2013.1 和更新工具版 中生成的核。

敬请参考XTP025 -面向已知问题日志和 ISE 技术支持信息的 IP 版本说明指南

Xilinx PCI Express 核的产品页面:

https://china.xilinx.com/products/technology/pci-express.html


本文是 PCI Express 解决方案中心的一部分

(Xilinx Answer 34536)面向 PCI Express 的 Xilinx 解决方案中心

解决方案

概述

如欲了解面向 PCI Express 核的 Virtex-7 FPGA Gen3 集成块 v1.7 的版本说明,请查看(Xilinx 答复 47441)

支持的器件可在以下位置找到:

版本表

此表将内核版本关联至首个包含该表的 Vivado 设计工具发布版本。

核版本Vivado 工具版本
v4.3 (Rev3)
2018.2
v4.3 (Rev2)2018.1
v4.3 (Rev1)2017.4
v4.32017.3
v4.2 (Rev5)2017.2
v4.2 (Rev4)2017.1
v4.2 (Rev3)2016.4
v4.2 (Rev2)2016.3
v4.2 (Rev1)2016.2
v4.22016.1
v4.1 (Rev1)2015.4
v4.12015.3
v4.0 (Rev1)2015.2
v4.02015.1
v3.0 (Rev 4)2014.4.1
v3.0 (Rev 4)
2014.4
v3.0 (Rev 3)2014.3
v3.0 (Rev2)2014.2
v3.0 (Rev1)
2014.1
v3.02013.4
v2.22013.3
v2.12013.2
v2.02013.1
v1.42012.4


设计咨询

(Xilinx Answer 62296)PCI Express/AXI 桥接器的 7 系列/Virtex-7 FGPA Gen3 集成型模块针对 PCI Express 的设计咨询 (Vivado 2014.1/2014.2/2014.3) — 实现根据 Gen1 配置的内核时,工具报告‘constant_clock’和‘unconstrained_internal_endpoints’

战术补丁

下表提供了一系列面向 PCI Express 核的 Virtex-7 Gen3 集成块封装程序的战术补丁,适用于相应的 Vivado 工具版本。

答复记录内核版本(安装补丁后)工具版本
(Xilinx Answer 64153)v3.0 (Rev. 5)2014.4.1
(Xilinx 答复 67111)v4.2 (Rev. 67111)2016.1

已知和已解决的问题

下表是 PCI Express 核的 Virtex-7 FPGA Gen3 集成块的已知问题,从最初在 Vivado 2013.1 中发布的 v2.0 开始。

注意:“发现问题的版本”栏列出了第一次发现问题的版本。

该问题可能也出现于较早版本,但未对较早版本进行特定测试。

答复记录标题发现问题的版本已解决的问题
(Xilinx Answer 65569)Virtex-7 GTH QPLL 温度补偿属性更新v4.2 (Rev1)
(Xilinx 答复 67111)MSI-X 表偏移问题
v4.2v4.2 (Rev1)
(Xilinx Answer 67172)VCS 仿真器的示例设计仿真无限期挂起v4.2尚未解决
(Xilinx Answer 65500)
VCS 仿真器的示例设计仿真失败v4.1v4.2 (Rev1)
(Xilinx Answer 64153)PCIE_ASYNC_EN 针对异步时钟设置不正确 v3.0 (Rev 4)v4.0 (Rev1)
(Xilinx Answer 62787)更广泛的标识域支持 v3.0 (Rev 3)NA
(Xilinx Answer 62854)BUFG 过度使用 v3.0 (Rev 3)
v3.0 (Rev 4)
(Xilinx Answer 60022)TIMING-10#1 警告同步器属性丢失v3.0 (Rev1)v3.0 (Rev2)
(Xilinx Answer 59900)综合后/实现网表功能/时序仿真支持v3.0 (Rev1)v4.0
(Xilinx Answer 59899)可调整的 BAR 扩展能力支持v3.0v3.0 (Rev2)
(Xilinx Answer 59961)PCISIG 合规性测试 v3.0v3.0 (Rev2)
(Xilinx Answer 59988)立即可用的实例设计仿真对于 256 位接口和 64 位 BAR 配置而言,不支持“地址对齐”模式v3.0v3.0 (Rev2)
(Xilinx Answer 58723)PIPE 仿真与 250 Mhz 参考时钟不兼容v2.2v3.0 (Rev1)
(Xilinx Answer 58271) PG023 中的原有中断模式信息不正确v2.2v3.0
(Xilinx Answer 58071)在完成缓存溢出时不标记致命错误v2.2NA
(Xilinx Answer 56976)PF1_SRIOV_FIRST_VF_OFFSET 不正确v2.1v3.0 (Rev1)
(Xilinx Answer 56975)在 GUI 的 PF1 SRIOV 配置选项卡中设置“VF 器件 ID”的字段为灰色v2.1v2.2
(Xilinx Answer 54902)Vivado 2013.1 和 ISE 设计套件中的 IES/GES 器件支持v2.0N/A
(Xilinx Answer 55309)ERROR:Place:1340 - PAD.pci_exp_rxn<1> is tied to GTHE_CHANNEL.pcie3_7x_v1_4_i/inst/gt_top.gt_top_i/pipe_wrapper_i/pipe_lane[1]
v2.0
v2.1
(Xilinx Answer 53151)在 x79 主板上,返回 Gen3 速度的速率变化失败v1.3NA
(Xilinx Answer 50837)生成的示例设计及测试台中的某些特性没有验证v1.2尚未解决
(Xilinx Answer 47604)在响应中毒的 AtomicOp 请求时,字节计数设置错误v1.1NA


其他信息:

(Xilinx Answer 55085)面向 PCI Express v2.0 的 Virtex-7 Gen3 集成块封装程序 — Verilog 实例化从大写变成了小写
(Xilinx 答复 57342)PCI Express 核的 Virtex-7 FPGA Gen3 集成块 SRIOV 实例设计仿真
(Xilinx 答复 58495)Xilinx PCI Express 中断调试指南
(Xilinx Answer 64632)PCI Express 内核的 Virtex-7 FPGA Gen3 集成块 — 如何在 TYPE1 配置空间中启用 64 位预取内存基本/限制寄存器?
(Xilinx 答复 57777)生产芯片的 COMMON_CFG 属性更新
(Xilinx Answer 58076)PCI Express v2.2 的 Virtex-7 FPGA Gen3 集成块 — IES/GES 器件支持
(Xilinx Answer 57208)3 DW TLP Header 在 AER Header 日志寄存器中标记为 4 DW TLP Header
(Xilinx Answer 58743)我如何在两个 PCIe 内核之间共享相同的时钟模块?

修订历史:

04/03/2013初始版本
06/19/20132013.2 更新
08/04/2013新增 (Xilinx Answer 56975)(Xilinx Answer 56976)
08/28/2013新增 (Xilinx Answer 57208)
10/03/2013新增 (Xilinx Answer 57777)
10/23/20132013.3 更新
12/18/20132013.4 更新
04/16/20142014.1 更新
06/04/20142014.2 更新
10/08/20142014.3 更新
11/09/2014新增 (Xilinx Answer 62296)
11/24/20142014.4 版本更新
04/07/2015新增 (Xilinx Answer 64153)
04/15/20152015.1 版本更新
06/24/20152015.2 版本更新
10/06/20152015.3 版本更新
24/11/20152015.4 版本更新
04/13/20162016.1 版本更新
05/12/2016新增 (Xilinx Answer 67172)
06/06/2016新增 (Xilinx Answer 67111)
08/06/02162016.2 版本更新
07/05/2016新增 (Xilinx Answer 65569)
2016/10/052016.3 版本更新
01/24/20172016.4 版本更新
04/05/20172017.1 版本更新

链接问答记录

子答复记录

AR# 54645
日期 06/21/2018
状态 Active
Type 版本说明
IP
  • Virtex-7 FPGA Gen3 Integrated Block for PCI Express (PCIe)
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