UPGRADE YOUR BROWSER

We have detected your current browser version is not the latest one. Xilinx.com uses the latest web technologies to bring you the best online experience possible. Please upgrade to a Xilinx.com supported browser:Chrome, Firefox, Internet Explorer 11, Safari. Thank you!

AR# 54663

LogiCORE IP FIFO Generator — Vivado 2013.1 及更新工具的版本说明及已知问题

描述

本答复记录不仅包含 LogiCORE FIFO Generator 的版本说明及已知问题,而且还包含以下内容:

  • 一般信息
  • 已知和已解决的问题
  • 修订历史

版本说明和已知问题答复记录面向在 Vivado 2013.1 和更新工具版 中生成的核。
敬请参考XTP025 -面向已知问题日志和 ISE 技术支持信息的 IP 版本说明指南

LogiCORE FIFO Generator IP 页面:
http://china.xilinx.com/content/xilinx/zh/products/intellectual-property/fifo_generator.html

解决方案

概述

支持的器件可在以下位置找到:

如欲查看新特性列表和所有版本添加的器件支持,请参见 Vivado 设计工具中提供该核的 Change Log 文件。

版本列表

此表将 CPRI 核版本关联至首个 Vivado设计工具发布版本中,其中包括:

核版本Vivado 工具版本
v13.1 (Rev. 2)2016.3
v13.1 (Rev. 1)2016.2
v13.12016.1
v13.0 (Rev. 1)2015.4.2
v13.0 (Rev. 1)2015.4.1
v13.0 (Rev. 1)2015.4
v13.02015.3
v12.0 (Rev. 4)2015.2.1
v12.0 (Rev. 4)2015.2
v12.0 (Rev. 4)2015.1
v12.0 (Rev. 3)2014.4.1
v12.0 (Rev. 3)2014.4
v12.0 (Rev. 2)2014.3
v12.0 (Rev. 1)2014.2
v12.02014.1
v11.0 (Rev. 1)2013.4
v11.02013.3
v10.0 Rev12013.2
v10.02013.1
v9.32012.4
v9.32012.3
v9.22012.2
v9.12012.1

通用指南

下表提供了使用 LogiCORE IP FIFO Generator 内核时给出一般性指导的答复记录。

注: ''找到的版本'' 列出了首次发现问题的版本。问题也存在于早期版本中,但没有实现特定的测试以验证早期版本。


答复记录标题版本发现问题Version Resolved
(Xilinx 答复 42571)Virtex-5、Virtex-6、Spartan-6、7 系列模块 RAM — 违反了启用的设置和保持规定,可能会在第一次读取或写入过程中出现错误北美北美
(Xilinx 答复 67459)2016.1/2016.2 FIFO Generator:AXI Stream FIFO:当 FIFO 中没有有效数据写入时,去断言复位后 m_axis_tvalid 会增高v13.1v13.1 Rev2
(Xilinx 答复 62176)FIFO Generator v12.0 — 在仿真过程中,会从 FIFO Generator 的行为模型生产过多的仿真警告。忽略这些警告是否安全?
v12.0v12.0 Rev4
(Xilinx 答复 56009)
FIFO Generator v9.3 — 在设计中有一个及多个 FIFO Generator 内核实例时,如何在 Vivado 工具中为内建 FIFO 运行结构仿真
v12.0NA

已知和已解决的问题

下表提供 LogiCORE FIFO Generator 内核的已知问题,从在 Vivado 2013.1 中发布的最初版本 v10.0 开始。

注: ''找到的版本'' 列出了首次发现问题的版本。该问题可能也出现于较早版本,但未对较早版本进行特定测试。

  • 没有有关该内核的已知问题

更改日志历史记录

2016.3:

* Version 13.1 (Rev. 2)

* 端口更改:在启用安全电路时,提供 wr_rst_busy 和 rd_rst_busy 端口

* 漏洞修复:HASH(0x10f31430)

* 特性增强:安全电路与输出寄存器及启用复位同步选项无关

* 其它:增加了对未来器件的支持

* 其它:将所有 HDL 源文件级联成一个统一的文件,以加速综合仿真。用户无变更要求

* 在一个或更多和子核中的版本变更

2016.2:

* Version 13.1 (Rev. 1)

* 在一个或更多和子核中的版本变更

2016.1:

* Version 13.1

* 只提供 Verilog 行为模型。

* 改变了独立时钟分布式 RAM FIFO 的约束,这可能会发出可以安全忽略的 CDC-1 警告。

* 更新了输出寄存器选项,既可提供嵌入式寄存器,也可提供架构寄存器,或同时提供嵌入式寄存器和架构寄存器。

* 更新了 FIFO Generator GUI,可在选择 ECC 模式时为内建 FIFO 提供嵌入式寄存器选项。

* 为 UltraScale 和 UltraScale+ 内建 FIFO 配置降低了可编程满和可编程空的阈值范围。如欲了解有关精确阈值范围改变的更多详情,敬请参考 (PG057)

* 该内核的之前版本升级至最新版本后,可编程满和可编程空的阈值已复位至其默认值。这已纠正

* 在一个或更多和子核中的版本变更

2015.4.2:

* Version 13.0 (Rev. 1)

* 无变化

2015.4.1:

* Version 13.0 (Rev. 1)

* 无变化

2015.4:

* Version 13.0 (Rev. 1)

* 在行为模型中,已修复安全电路相关警告

2015.3:

* Version 13.0

* 针对异步复位配置提供的其它安全电路选项。

* 只提供 VHDL 行为模型。

* 为 7 系列通用时钟模块 RAM FIFO 增加了非对称端口位宽支持

* 添加至 HDL 模块、库的 IP 修订号,包含文件名,可通过锁定及更新的 IP 实例支持设计

2015.2.1:

* Version 12.0 (Rev. 4)

* 无变化

2015.2:

* 12.0 版 (Rev. 4)

* 无变化

2015.1:

* Version 12.0 (Rev. 4)

* 提供非加密行为模型。

* 通过向时钟端口添加 FREQ_HZ 参数,启动了无关联时钟频率设置

* 实现内建 FIFO 配置的行为仿真,可改变仿真的文件名及交付结构。

* 现在可自动断定所支持的器件及生产状态,从而可简化对未来器件的支持

2014.4.1:

* Version 12.0 (Rev. 3)

* 无变化

2014.4:

* Version 12.0 (Rev. 3)

* 减少了 DRC 告警。

* 内部器件系列变化、无功能变化

* 加密源文件连接在一起可减少文件的数量和缩短仿真器编译时间

2014.3:

* 12.0 版 (Rev. 2)

* 为 UltraScale 器件增加了针对异步 AXI Stream Packet FIFO 的支持。

* 为 UltraScale 器件的异步 AXI Stream Packet FIFO 增加了写入数据计数及读取数据计数支持。

* 在非对称端口位宽选项针对 UltraScale 器件启用时,为通用时钟模块 RAM FIFO 增加了写入数据计数及读取数据计数支持。

* 为 UltraScale 器件增加了低时延内建 FIFO 支持。

2014.2:

* Version 12.0 (Rev. 1)

* 经过重新打包,改善了内部自动操作,没有改变功能。

2014.1:

* Version 12.0

* 可为 UltraScale 内建 FIFO 配置删除内建 FIFO 配置的同步复位端口 (rst)。在从之前版本的内核升级时,‘rst’端口将由‘srst’端口取代。

* 同步复位 (srst) 机制现在可根据 UltraScale 器件变换。FIFO Generator 现在将提供 wr_rst_busy 与 rd_rst_busy 输出端口。wr_rst_busy 为低电平有效时,该内核随时可用于写入操作,而在 rd_rst_busy 为低电平有效时,该内核可随时用于读取操作。

* 为通用时钟模块 RAM FIFO、内建的通用时钟 FIFO 及内建的独立时钟 FIFO 配置新增非对称端口位宽支持(针对 UltraScale 器件)

* 为内建的通用时钟 FIFO 及内建的独立时钟 FIFO 配置新增‘睡眠’输入端口(只针对 UltraScale 器件)

* 内部器件系列的名称有改变,功能没有改变

2013.4:

* Version 11.0 (Rev. 1)

* 增加对UltraScale器件的支持

* 内建的通用时钟 FIFO 设置为默认实现类型(只针对 UltraScale 器件)

* 嵌入式寄存器选项对于 Block RAM 和内建 FIFO 而言始终为接通状态(只针对 UltraScale 器件)

* 复位可根据 wr_clk/clk 取样,随后则可在 FIFO Generator 中使用之前进行同步(只针对 UltraScale 器件)

2013.3:

* Version 11.0

* AXI ID 标签(s_axi_wid 和 m_axi_wid)现在可通过 AXI 协议类型(AXI4、AXI3)断定。在从之前版本的内核升级时,这些信号会在 AXI_Type = AXI4_Full 时删除。

* AXI 锁定信号(s_axi_awlock、m_axi_awlock、s_axi_arlock 和 m_axi_arlock)现在可通过 AXI 协议类型(AXI4、AXI3)断定。在从之前版本的内核升级时,这些信号位宽将在 AXI_Type=AXI4_Full 时从 2 位降至 1 位

* 取消了对 AXI4 Stream FIFO 模式下的数据包大小的约束。现在,数据包大小可达 FIFO 深度

* 增强对IP集成器的支持

* 减少综合与仿真中的警告

* 增加对Cadence IES和Synopsys VCS仿真器的支持

 * 提高 GUI 速度和响应,无功能变化。

* 最大同步等级数从 4 升到了 8。在同步等级数大于 4 时,最小 FIFO 深度仅限于 32

2013.2:

* Version 10.0 (Rev. 1)

* 对改变的处理顺序的约束

2013.1:

* Version 10.0

* 原生 Vivado 版本

* 该 IP 一直没改变功能或接口。版本号改变过,以支持 Vivado 从 2013.1 开始的独特版本控制。

修订历史:

04/03/2013——初始版本

 

AR# 54663
日期 03/20/2017
状态 Active
Type 版本说明
器件
  • Zynq-7000
  • Artix-7
  • Kintex-7
  • Virtex-7
Tools
  • Vivado Design Suite
IP
  • FIFO Generator
的页面