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AR# 55853

Vivado 约束——我能否在 Verilog 或 VHDL 文件中嵌入时序约束?

描述

我想在 VHDL 或 Verilog 文件中使用时序约束。

但我没看到 Vivado 工具给出任何关于约束被接受或拒绝的消息。我也没看到 report_timingreport_timing_summary 反映约束被使用。

Vivado 综合是否支持HDL代码中添加的时序约束?

解决方案

Vivado 工具不支持 嵌入RTL的时序约束。用户应创建 set_max_delay 命令并在 XDC 文件中输入这些约束。

如欲了解有关约束语法和使用的更多详情,敬请参见 Xilinx 网站上的 UG903,Vivado Design Suite 用户指南:使用约束。(www.xilinx.com

AR# 55853
日期 09/22/2013
状态 Active
Type 综合文章
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  • Vivado Design Suite
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