AR# 57921

多个网表中模块名称争用导致 ModelSim 仿真中出现“错误:(vsim-3389)”

描述

我有三个不同的 EDF 网表,它们均包含带有通用名称但模块定义不同的模块(即端口号不同)。

现在,我需要通过“write_verilog”命令使用三个已导出的仿真网表来将这三个设计一起进行仿真。

 

在 ModelSim 中,仿真失败并出现以下错误消息。

Error: (vsim-3389) port xxx not found in the connected module

 

我如何才能避免这一冲突?

 

解决方案

“rename_ref”命令允许您更改当前设计中的非原语参考名称,这样它们就不会与另一设计中的参考名称发生冲突。

这就使得两个模块或设计可以一起进行综合或仿真,而不会在两个设计之间产生任何名称冲突。

For example:

打开已综合的设计,然后在运行“write_verilog”之前先运行“rename_ref”。

rename_ref -prefix_all MOD1_

这可以将 MOD1_ 添加到设计中的所有非原语参考单元名称中。

如果以前存在冲突的模块命名为 ful_regd_slice,则现在该名称在输出仿真网表中已更改为 MOD1_ful_regd_slice。

由于多个设计之间的模块名称现在各不相同,因此不会出现任何冲突。

 

如欲了解有关“rename_ref”的更多使用信息,敬请参阅其帮助。

AR# 57921
日期 01/21/2015
状态 Active
Type 综合文章
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