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AR# 58172

面向 MIG 7 系列 DDR3/DDR2 的设计咨询 - MIG 包括面向 -2 / -1 速度级 2:1 (半速) DDR3/DDR2 控制器设计的错误最大频率; 数据表列出的最大规范值是正确的。

描述

发现问题的版本:2013.4 之前的所有 MIG 7 系列
解决问题的版本: 2013.4 配套发布的 MIG 7 系列

MIG 7 系列工具包括面向 -2 / -1 速度级 2:1 (半速) DDR3/DDR2 控制器设计的错误最大频率。

解决方案

MIG 7 系列工具包括面向 Zynq 、 Aritix -1 和 -2 器件的错误最大频率规格

该值仅对 2:1 (半速) 设计错误。MIG 7 中可选择的值为:


然而,包括于 Artix 和 Zynq FPGA 数据表中的正确值如下:


时序错误最有可能发生在这种情况:目标频率高于数据表支持的值。冲突将跳转至时序错误,但失效路径不同。

如需解决时序冲突,请根据数据表规范(查看下表)重新生成目标设计。最大值将在 MIG 7 系列工具中更新至 Vivado Design Suite 2013.4 中的正确值。

修订历史记录
11/6/2013——初始版本

链接问答记录

主要问答记录

AR# 58172
日期 05/23/2014
状态 Active
Type 设计咨询
器件
IP
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