AR# 58718

VIVADO 仿真器:我能在 Vivado 中从 VHDL 项目运行时序仿真吗?

描述

我在 Vivado 中有个 VHDL 项目。

UG900 用户指南指出:
 
“后综合和后实现时序仿真仅就 Verilog 提供支持。不支持 VHDL 时序仿真。”
 
这是否意味着我不能在 VHDL 项目中运行时序仿真?

该项目有没有运行时序仿真的办法?

解决方案

UG900 澄清,没有面向 VHDL 语言的 SIMPRIM 库模型。因此,我们不能用这个语言运行时序仿真。

不过,这并不意味着 VHDL 项目不能运行时序仿真。

只要您拥有面向仿真器的两种语言许可证(VHDL和Verilog),就能从 Vivado VHDL 项目中运行时序仿真。

 
这是必要的,因为 Vivado 只能生成一个时序模型 Verilog 网表,因此仿真器中需要该语言的许可证。

AR# 58718
日期 10/23/2014
状态 Active
Type 综合文章
器件
Tools