UG900 澄清，没有面向 VHDL 语言的 SIMPRIM 库模型。因此，我们不能用这个语言运行时序仿真。
不过，这并不意味着 VHDL 项目不能运行时序仿真。
只要您拥有面向仿真器的两种语言许可证（VHDL和Verilog），就能从 Vivado VHDL 项目中运行时序仿真。
这是必要的，因为 Vivado 只能生成一个时序模型 Verilog 网表，因此仿真器中需要该语言的许可证。
| AR# 58718 | |
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| 日期 | 10/23/2014 |
| 状态 | Active |
| Type | 综合文章 |
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