AR# 59294

设计咨询 GT 向导 – CPLL 在 7 系列 GT 上电时产生功率尖峰

描述

对基于 CPLL 的 7 系列 GTX/GTH 设计和基于 PLL0/PLL1 的 GTP 设计(本文剩余部分中,所有此类 PLL 实例都被称为 CPLL),在配置后立即会在 MGTAVTT 上出现一个电流尖峰。

每个启动 CPLL 的 GT 通道都会对电流尖峰的产生做出“贡献”。

随着电流尖峰的产生,接收数据可能会出现比特错误。

这个问题可通过断言 RXPMARESET 或 GTRXRESET 加以纠正。

若在参考时钟传播到 CPLL 之前启动 CPLL,就可能看到 MGTAVTT 上出现电流尖峰。

将参考时钟通过 IBUFGDS_GTE2 传播到 CPLL,最多需要 1ms 的时间。

解决方案

为了解决这个电流尖峰问题,将 CPLL 保持在掉电状态,直到输入参考时钟翻转为止。

为达到此效果,可以计算有效参考时钟脉冲数量,同时保持将 CPLLPD 断言为高电平。

该解决方案确保在参考时钟传播到 CPLL 之前使 CPLL 保持掉电状态;只有这时才启动正常的初始化序列。

从 Vivado 2013.4 开始,PCIe core v3.0 使 CPLL 在参考时钟稳定之前处于掉电状态,以解决电流尖峰问题。

GTX/GTH 向导协议(2014.2 中的 PCIe 除外)FPGA 收发器向导 V3.3 也包含该修复。

GTP 向导协议将在 2015.3 版本中更新。

附加了建议修复的编码实例。

建议代码适用于单个slice。


对生产设计的影响:

  • 只在初始上电时才出现此问题。

  • 还没有报告显示,通过初始系统级测试的系统会在后续出现功能故障。

  • 所有报告的功能故障都与 PCIe 协议有关,但一些其它协议中也可能出现功能问题。

  • XAUI、CPRI 和 JESD 这样的协议具有自动恢复能力,应该可以从任何问题中恢复。
    其它协议(例如快速串行 I/O)能避免任何可能的功能问题,因为在出现功率尖峰时收发器保持在复位状态。

  • Xilinx 建议对设计进行升级,但不用召回已经发货的开发板。

附件

文件名 文件大小 File Type
GTXFix.v 3 KB V
GTHFix.v 3 KB V
GTPFix12.v 3 KB V

链接问答记录

主要问答记录

相关答复记录

AR# 59294
日期 07/31/2015
状态 Active
Type 设计咨询
器件