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AR# 61898

PCI Express Gen3 的 AXI 桥接器 — Vivado 2014.3 及更新工具版本的版本说明及已知问题

描述

本答复记录包含 AXI Bridge for PCI Express Gen3 内核的版本说明及已知问题,以及以下内容:

  • 一般信息
  • 已知和已解决的问题
  • 修订历史

该版本说明及已知问题答复记录主要针对 Vivado 2014.3 及更新工具版本生成的内核。


本文是 PCI Express 解决方案中心的一部分

(Xilinx Answer 34536)面向 PCI Express 的 Xilinx 解决方案中心

解决方案

支持的器件可在以下位置找到:

  • 打开 Vivado 工具 ->IP Catalog,右键点击 IP 并选择兼容的产品系列.
  • 如欲查看新特性列表和所有版本添加的器件支持,请参见 Vivado 设计工具中提供该核的 Change Log 文件。
  • AXI Bridge for PCI Express Gen3 产品指南 (PG194)
版本表

此表将内核版本关联至首个包含该表的 Vivado 设计工具发布版本。

核版本Vivado 工具版本
v3.0 (Rev 8)
2018.3
v3.0 (Rev7)2018.2
v3.0 (Rev6)2018.1
v3.0 (Rev 5)2017.4
v3.0 (Rev 4)2017.3
v3.0 (Rev 3)2017.2
v3.0 (Rev2)2017.1
v3.0 (Rev1)2016.4
v3.02016.3
v2.1 (Rev1)
2016.2
v2.12016.1
v2.0 (Rev1)2015.4
v2.02015.3
v1.1 (Rev1)2015.2.1
v1.1 (Rev1)2015.2
v1.12015.1
v1.0 (Rev2)2014.4
v1.0 (Rev1)2014.4
v1.02014.3


战术补丁

下表为 PCI Express Gen3 (适用于相应的 Vivado 工具版本)的 AXI 桥接器提供了一系列战术补丁。

答复记录内核版本(安装补丁后)工具版本已修复的问题
(Xilinx Answer 63113)
v1.0 (Rev. 2)2014.4(Xilinx Answer 63113)
(Xilinx Answer 65744)v2.0 (Rev. 65744)2015.3(Xilinx Answer 65744)
(Xilinx Answer 65831)v2.0 (Rev. 65831)2015.3(Xilinx Answer 65744)
(Xilinx Answer 65831)
(Xilinx Answer 67440)v2.1 (Rev. 67440)2016.1(Xilinx Answer 67440)
(Xilinx Answer 69459)v3.0 (Rev 69459)2017.1/2017.2(Xilinx Answer 69459)


已知和已解决的问题

下表是 PCI Express Gen3 内核的 AXI 桥接器的已知问题,从在 Vivado 2014.3 中发布的最初版本 v1.0 开始到最新版本,无一遗漏。

注:“发现问题的版本”栏列出了首次发现问题的版本。

该问题可能也出现于较早版本,但未对较早版本进行特定测试。

答复记录标题发现问题的版本已解决问题的版本
(Xilinx Answer 69459)严重警告 — [filemgmt 20-1741] 文件‘axi_pcie3_v1_1_bram_wrap.v’由一个或多个模块使用,具有不同的内容,可能会引起不可预测的结果v3.0 (Rev2) / v3.0 (Rev3)v3.0 (Rev 4)
(Xilinx 答复 67422)多次重置后连接失败v2.1(Rev1)v3.0
(Xilinx Answer 67440)[IP_Flow 19-3505] IP 生成错误:Failed to generate IP 'axi_pcie3_0'v2.1v2.1 (Rev1)
(Xilinx Answer 65569)Virtex-7 GTH QPLL 温度补偿属性更新 v2.1 (Rev1)
(Xilinx Answer 67172)VCS 仿真器的示例设计仿真无限期挂起v2.1尚未解决
(Xilinx 答复 65831)选择下降沿接收器检测时,GT DRP 端口被禁用v2.0v2.0 (Rev1)
(Xilinx 答复 65744)在相同的设计中启用 MSI 和 MSI-Xv2.0v2.0 (Rev1)
(Xilinx Answer 65500)VCS 仿真器的示例设计仿真失败v2.0v2.0 (Rev1)
(Xilinx Answer 65462)不断言 Phy 状态寄存器中的链接位 (Bit[11])v2.0v2.0 (Rev1)
(Xilinx Answer 64829)
AXI 主/从未完成的读/写事务处理限制 v1.1 (Rev1)v2.0
(Xilinx Answer 63113)
内存读取在特定条件下可能不起作用v1.0 (Rev1)v1.0 (Rev2)
(Xilinx Answer 62515)VC709 示例设计在实现过程中失败v1.0v1.0 (Rev1)
(Xilinx Answer 62065)Questa 仿真失败,显示 SIGABRT 错误v1.0在 QuestaSim 10.3c_1 中已修复


其它信息:

(Xilinx Answer 63077)默认情况下不断言 s_axis_arready
(Xilinx Answer 65074)TSK_TX_MEMORY_WRITE_32 使用不正确的 tkeep 值
(Xilinx Answer 71427)ERROR: [DRC REQP-1910] PCIE31_invalid_MCAPPERSTxB_driver
(Xilinx Answer 71322)
使用 JTAG 至 AXI 主 IP,读取 AXI PCIe Gen3/XDMA 内部寄存器

Xilinx 论坛:

请通过 PCI Express 开发板寻求技术支持。Xilinx 论坛为技术支持提供丰富资源。

整个 Xilinx 社区都可在这里供帮助,您可提出问题并与 Xilinx 专家合作,以获得您需要的解决方案。


修订历史:

10/02/2014初始版本
11/24/20142014.4 版本更新
12/17/2014新增 (Xilinx Answer 63077)
01/07/2015新增 (Xilinx Answer 63113)
04/15/20152015.1 版本更新
06/24/20152015.2 版本更新
10/06/20152015.3 版本更新
11/24/20152015.4 版本更新
04/13/20162016.1 版本更新
05/12/2016新增 (Xilinx Answer 67172)
09/08/20162016.2 版本更新
07/05/2016新增 (Xilinx Answer 65569)
08/19/2016新增 (Xilinx 答复 67422)
2016/10/052016.3 版本更新
07/18/2017新增 (Xilinx Answer 69459)
AR# 61898
日期 02/11/2019
状态 Active
Type 版本说明
IP
  • AXI PCIe Gen3
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