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AR# 61911

LogiCORE IP JESD204 PHY 核 - 发布说明与已知问题

描述

本答复记录包括 LogiCORE IP JESD204 PHY 内核的版本说明及已知问题,以及:


  • 一般信息
  • 已知和已解决的问题
  • 修订历史

发布说明和已知问题面向 Vivado 2014.3 及更新工具中生成的核。

如欲了解 JESD204 LogiCORE IP 的已知问题,请访问

(Xilinx Answer 44405)LogiCORE IP JESD204 - 发布说明和已知问题



(Xilinx Answer 54480)LogiCORE IP JESD204B — Vivado 2013.1 及更新工具的版本说明及已知问题.


如欲了解 JESD204C LogiCORE IP 的已知问题,请访问

  (Xilinx Answer 68804) LogiCORE IP JESD204C - 发布说明和已知问题


JESD204 LogiCORE IP:

https://china.xilinx.com/content/xilinx/zh/products/intellectual-property/ef-di-jesd204.html


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解决方案

概述

支持的器件可在以下位置找到:

如欲查看新特性列表和所有版本添加的器件支持,请参见 Vivado 设计工具中提供该核的 Change Log 文件。

或者,查看变更日志答复记录:


答复记录标题
(Xilinx Answer 71806)2018.3 Vivado IP 版本说明 - 所有 IP 变更日志信息
(Xilinx Answer 71212)2018.2 Vivado IP 版本说明 - 所有 IP 变更日志信息
(Xilinx Answer 70699)2018.1 Vivado IP 版本说明 - 所有 IP 变更日志信息
(Xilinx Answer 70386)2017.4 Vivado IP 版本说明 - 所有 IP 变更日志信息
(Xilinx Answer 69903)2017.3 Vivado IP 版本说明 - 所有 IP 变更信息
(Xilinx Answer 69326)2017.2 Vivado IP 版本说明 - 所有 IP 变更信息
(Xilinx Answer 69055)2017.1 Vivado IP 版本说明 - 所有 IP 变更信息
(Xilinx 答复 68369)2016.4 Vivado IP 版本说明 - 所有 IP 变更信息
(Xilinx 答复 68021)2016.3 Vivado IP 版本说明 - 所有 IP 变更信息
(Xilinx 答复 67345)2016.2 Vivado IP 版本说明 - 所有 IP 变更信息
(Xilinx 答复 66930)2016.1 Vivado IP 版本说明 - 所有 IP 变更信息
(Xilinx 答复 66004)2015.4 Vivado IP 版本说明 - 所有 IP 变更信息
(Xilinx 答复 65570)2015.3 Vivado IP 版本说明 - 所有 IP 变更信息
(Xilinx 答复 65077)2015.2 Vivado IP 版本说明 - 所有 IP 变更信息
(Xilinx 答复 64619)2015.1 Vivado IP 版本说明 - 所有 IP 变更信息
(Xilinx 答复 63724)2014.4.1 Vivado IP 版本说明 - 所有 IP 变更信息
(Xilinx 答复 62882)2014.4 Vivado IP 版本说明 - 所有 IP 变更信息
(Xilinx 答复 62144)2014.3 Vivado IP 版本说明 - 所有 IP 变更信息
(Xilinx 答复 61087)2014.2 Vivado IP 版本说明 - 所有 IP 变更信息
(Xilinx 答复 59986)2014.1 Vivado IP 版本说明 - 所有 IP 变更信息
(Xilinx 答复 58670)2013.4 Vivado IP 版本说明 - 所有 IP 变更信息
(Xilinx 答复 58605)2013.3 Vivado IP 版本说明 - 所有 IP 变更信息

了解与收发器有关的问题,请查看下表。


答复记录标题
(Xilinx 答复 41613)7 系列 FPGA GTX/GTH 收发器-已知问题和答复记录列表
(Xilinx 答复 57487)UltraScale FPGA 收发器向导 - 面向 Vivado 2013.4 及其更新版本的发布说明和已知问题
(Xilinx 答复 62670)UltraScale FPGAs GTH 收发器-已知问题和答复记录列表
(Xilinx 答复 64440)UltraScale FPGA GTY 收发器-已知问题和答复记录列表
(Xilinx 答复 64838)UltraScale FPGA 收发器向导的设计咨询:Vivado 2015.2 中的 GTH 生产更新

版本表

此表将内核版本关联至首个包含该表的 Vivado 设计工具发布版本。


核版本Vivado 工具版本
v4.0 (Rev. 4)2018.3
v4.0 (Rev. 3)2018.2
v4.0 (Rev. 2)2018.1
v4.0 (Rev. 1)2017.4
v4.02017.3
v3.42017.2
v3.32017.1
v3.2 (Rev. 1)2016.4
v3.22016.3
v3.1 (Rev. 1)2016.2
v3.12016.1
v3.02015.4
v2.0(Rev. 2)2015.3
v2.0 (Rev. 1)2015.2
v2.02015.1
v1.0 (Rev. 2)2014.4.1
v1.0 (Rev. 1)2014.4
v1.02014.3



已知和已解决的问题

下表提供  LogiCORE IP JESD204 PHY 核的已知问题,起于 Vivado 2014.3 中首先推出的 v1.0。

注: "找到的版本" 列出了首次发现问题的版本。

该问题可能也出现于较早版本,但未对较早版本进行特定测试。


答复记录标题版本发现问题Version Resolved
(Xilinx Answer 63634)LogiCORE IP JESD204 PHY v1.0 — TX_RESET_GT 和 RX_RESET_GT 会影响 TX 及 RX 串行解串器v1.0v2.0
(Xilinx Answer 64749)LogiCORE IP JESD204 PHY v2.0 — CPLLPD 设置不正确v2.0v2.0 (Rev. 1)
(Xilinx Answer 65313)LogiCORE IP JESD204 PHY v2.0 — MMCM_Locked 输出端口不针对采用内核选项中的共享逻辑生成的 JESD PHY 内核生成v2.0v3.0
(Xilinx Answer 65479)JESD204B — 使用 QuestaSim 时,单信道 JESD204 传输实例设计仿真定时失效
(Xilinx Answer 66029)LogiCORE IP JESD204 PHY v3.0 — 内核无法针对某些配置使用正确的设置生成 UltraScale 收发器v3.0
(Xilinx 答复 66575)JESD204 和 JESD204 PHY — 多通道 JESD 接口和 rxencommaalign 信号
(Xilinx Answer 66576)JESD204 — 时钟稳定性
(Xilinx 答复 67043)JESD204 v7.0 和 JESD204_PHY v3.1 - 2016.1 — DFE 均衡模式默认值
(Xilinx Answer 67044)JESD204 PHY v2.0、v3.0、v3.1(2015.1、2015.2、2015.3、2015.4、2016.1) — TXDIFFCTRL 低默认值
(Xilinx 答复 67354)JESD204 PHY — CPLLPD 至少有 2us 没有保持为高 v3.2
(Xilinx Answer 69021)JESD204 - 2017.1 — UltraScale / UltraScale+ IBUFDS_GTE 输出不稳定
(Xilinx Answer 69027)JESD204 — 使用 QuestaSim 时,单信道 JESD204 传输实例设计仿真定时失效
(Xilinx Answer 69508)JESD204 PHY (v3.1) - 当 AXI-Lite 和收发器调试均未启动,RXLPMEN 值不正确 v3.1
(Xilinx Answer 69510)JESD204 PHY (v2.0) - 当 AXI-Lite 未启动,CPLL_PD 值不正确 v2.0
(Xilinx Answer 69522)JESD204 PHY (v3.4) - txoutclk / rxoutclk 时钟不运作v3.4v4.0
(Xilinx Answer 70023)JESD204 PHY (v3.4, v4.0) - 当使用 CPLL_CAL 块时,CPLLPD 至少 2us 以上持续不在高值v3.4
(Xilinx Answer 71154)JESD204 PHY v4.0 - 当您在 IP GUI 中输入整数作为线速时,JESD204_PHY 内核 txoutclk 和 rxoutclk 引脚在 IP Integrator 中没有设置正确的频率属性 v4.0 (Rev. 2)

修订历史:

12/13/20182018.3 更新
11/02/2018新增 (Xilinx Answer 71154)
11/06/2017新增 (Xilinx Answer 70023)
10/10/20172017.2 更新
09/29/2017新增 (Xilinx Answer 69522)
07/24/2017新增 (Xilinx Answer 69508); (Xilinx Answer 69510)
04/11/20172017.1 更新
03/14/20172016.3 和 2016.4 版本更新
11/25/2016新增 (Xilinx Answer 67354)
06/10/2016新增 (Xilinx Answer 67345)
05/11/2016新增 (Xilinx Answer 67043)(Xilinx Answer 67044)(Xilinx Answer 66930)
02/09/2016新增 (Xilinx Answer 66576)
02/09/2016新增 (Xilinx Answer 66575)
12/10/2015新增 (Xilinx Answer 66004)
11/26/2015新增 (Xilinx Answer 66029)
09/01/2015新增 (Xilinx Answer 65313)
08/28/20152015.2 版本更新。新增 (Xilinx Answer 65077).
07/03/2015新增 (Xilinx Answer 64838)
06/12/2015新增 (Xilinx Answer 64749)
06/04/20152015.1 版本更新。新增 (Xilinx Answer 62670)(Xilinx Answer 64440)
02/19/2014新增 (Xilinx Answer 63640)
01/20/20142014.4 版本更新
10/07/2014——初始版本

链接问答记录

主要问答记录

Answer Number 问答标题 问题版本 已解决问题的版本
67698 JESD204 Solution Center - Top Issues and Frequently Asked Questions N/A N/A

子答复记录

Answer Number 问答标题 问题版本 已解决问题的版本
63634 JESD204 PHY v1.0 - TX_RESET_GT and RX_RESET_GT affect both Tx and Rx SERDES for 7 Series FPGA N/A N/A
64749 LogiCORE IP JESD204 PHY v2.0 — CPLLPD 设置不正确 N/A N/A
65313 LogiCORE IP JESD204 PHY v2.0 - MMCM_Locked output port not generated for JESD PHY core generated with the "Shared Logic in Core" option N/A N/A
66029 LogiCORE IP JESD204 PHY v3.0 - Core fails to generate UltraScale Transceiver with correct settings for some configurations N/A N/A
66004 2015.4 Vivado IP Release Notes - All IP Change Log Information Article N/A N/A
66575 JESD204 和 JESD204 PHY — JESD 接口和 rxencommaalign 信号 N/A N/A
66576 JESD204 - Clock stability N/A N/A
67043 JESD204 v6.1, v6.2, v7.0 and JESD204 PHY v2.0, v3.0, v3.1 (2015.1, 2015.2, 2015.3, 2015.4, 2016.1) - Defaults to DFE Equalisation mode N/A N/A
67044 JESD204 PHY v2.0, v3.0, v3.1 (2015.1, 2015.2, 2015.3, 2015.4, 2016.1) - TXDIFFCTRL low default value N/A N/A
67354 JESD204 PHY - CPLLPD is not held high for at least 2us N/A N/A
69027 JESD204 - Single Lane JESD204 Transmit Example Design simulations timing out when using QuestaSim N/A N/A
69055 2017.1 Vivado IP Release Notes - All IP Change Log Information Article N/A N/A
69508 JESD204 PHY (v3.1) - RXLPMEN values incorrect when neither AXI-Lite nor Transceiver Debug are enabled N/A N/A
69510 JESD204 PHY (v2.0) - CPLL_PD values incorrect if CPLL is not used and AXI-Lite is not enabled N/A N/A
69522 JESD204 PHY (v3.4) - txoutclk / rxoutclk clocks not running N/A N/A
70023 JESD204 PHY (v3.4, v4.0) - When using CPLL_CAL block, CPLLPD is not held high for at least 2 us N/A N/A
71154 JESD204 PHY v4.0 - The JESD204_PHY core txoutclk and rxoutclk pins do not have the correct frequency property set in IP Integrator when you enter an integer number as the line rate in the IP GUI N/A N/A
71806 2018.3 Vivado IP Release Notes - All IP Change Log Information N/A N/A

相关答复记录

Answer Number 问答标题 问题版本 已解决问题的版本
64838 UltraScale FPGA 收发器向导的设计咨询:Vivado 2015.2 中的 GTH 生产更新 N/A N/A
AR# 61911
日期 12/18/2018
状态 Active
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