AR# 61930

有关 Virtex UltraScale FPGA 设计咨询的主要答复记录

描述

针对一般设计过程出现的重大问题创建设计咨询答复记录,精选后用于 Xilinx 提醒通知系统。

 此设计咨询包含 Virtex UltraScale FPGA 及影响 Virtex UltraScale FPGA 设计的相关问题。

解决方案

2017 年 6 月 19 日发布的设计咨询提醒

(Xilinx 答复 69152)设计咨询 2017.1 战术补丁,针对使用组件模式原语的 Vivado 双向逻辑问题(IOBUF 与 IDDRE1、ISERDESE3、ODDRE1、OSERDESE3 或 FDCE/FDPE/FDRE/FDSE 配合使用,IOB=TRUE)

2017 年 4 月 17 日发布的设计咨询提醒:

(Xilinx 答复 69034)7 系列、UltraScale 和 UltraScale+ 的设计咨询,Vivado 2016.3 之前的所有版本都没有包括差分 I/O 标准的飞行时间延迟。

2017 年 4 月 10 日发布的设计咨询提醒:

(Xilinx 答复 68832)采用 Vivado 2016.4(或更早版本)进行 UltraScale FPGA、UltraScale+ FPGA 以及 Zynq UltraScale+ MPSoC eFUSE 编程的设计咨询

2016 年 12 月 26 日发布的设计咨询提醒

(Xilinx 答复 68169)Kintex UltraScale FPGA 和 Virtex UltraScale FPGA 的设计咨询 — 所有设计所需的最新最低生产速度规范版本(速度文件)

2016 年 12 月 19 日发布的设计咨询提醒

 

(Xilinx 答复 67645)有关 7 系列和 UltraScale 架构 FPGA 配置回退和 POST_CRC limitation 限制的设计咨询

2016 年 10月 31 日 发布的设计咨询提醒:

(Xilinx 答复 68006)Xilinx 设计工具(Vivado、SDAccel、SDSoC)2016.1 和 2016.2 write_bitstream 的设计咨询 — 多线程可能会导致配置存储器单元设置不正确

2015 年 12 月 21 日发布的设计咨询提醒

(Xilinx 答复65792)有关 UltraScale RSA 认证的设计咨询 - 当使用较小的配置接口宽度时,使用 RSA 身份验证的 UltraScale 器件将使比特流身份验证失效。

 

2015 年 7 月 6 日发布的设计咨询提醒

(Xilinx 答复 64838)UltraScale FPGA 收发器向导的设计咨询:Vivado 2015.2 中的 GTH 生产更新

 

2014 年 12 月 1 日发布的设计咨询提醒

 

(Xilinx 答复 62870)有关 Virtex UltraScale 器件和 Kintex UltraScale 器件封装更改的设计咨询

 

2014 年 11 月 10 日发布的设计咨询提醒

(Xilinx 答复 62631)面向 Vivado 2014.3 的设计咨询 – 针对 7 系列和 Ultrascale FPGA 的编程 eFUSE 寄存器操作失败

2014 年 9 月 8 日发布的设计咨询提醒

(Xilinx 答复 61903)面向 Virtex UltraScale ASCII 封装文件更新的设计咨询

链接问答记录

子答复记录

AR# 61930
日期 07/20/2017
状态 Active
Type 设计咨询
器件