AR# 62770

面向 7 系列 PCI Express 集成模块 / PCI Express AXI 桥接器 (Vivado 2013.3 - Vivado 2014.3) 的设计咨询 - GTP 器件的链路培训问题

描述

GTP 器件上的 PCIe 链路培训可能有时会失效。

此问题会影响 Vivado 版本 2013.3 至 2014.3 中生成的以下内核。

  • 7 系列 PCI Express 集成模块
  • PCI Express AXI 桥接器

受影响的器件如下:

  • 所有 Artix-7  
  • Zynq Z-7015  




解决方案

正如 (Xilinx 答复 53561)(Xilinx 答复 53779)中描述的那样,GTP 器件存在特定的 RX 复位序列要求。

Vivado 2013.2 之后的版本中生成的封装能够充分地满足这一要求。

在 Vivado 2013.3 中,DRP 时钟已从 125Mhz 更改为 62.5Mhz。

此项更改导致 pipe_reset 模块(在 125mhz 下运行)与 drp 模块(在 62.5mhz 下运行,内核配置如下)之间出现同步问题。

这一问题基本避开了上述答复记录中提到的 RX 复位序列要求,如链路培训问题所述。

  • Gen1 - x1
  • Gen2 - x1
  • Gen1 - x2
为了解决这一问题,请在 *pipe_clock.v 文件中进行以下修改。

仅上面提到的内核配置要求进行这一更改,其它配置不受影响,且无需修改。

从:



//---------- Generate DCLK Buffer ----------------------------------------------
generate if (PCIE_USERCLK2_FREQ <= 3)
    //---------- Disable DCLK Buffer -----------------------
    begin : dclk_i
    assign CLK_DCLK = userclk2_1;                       // always less than 125Mhz
    end
else
    begin : dclk_i_bufg
    //---------- DCLK Buffer -------------------------------
    BUFG dclk_i
    (
        //---------- Input ---------------------------------
        .I                          (clk_125mhz),
        //---------- Output --------------------------------
        .O                          (CLK_DCLK)
    );
    end
endgenerate


到:


//---------- Generate DCLK Buffer ----------------------------------------------
generate if (PCIE_LINK_SPEED != 1)

    begin : dclk_i_bufg
    //---------- DCLK Buffer -------------------------------
    BUFG dclk_i
    (
        //---------- Input ---------------------------------
        .I                          (clk_125mhz),
        //---------- Output --------------------------------
        .O                          (CLK_DCLK)
    );
    end

else

    //---------- Disable DCLK Buffer -----------------------
    begin : dclk_i
    assign CLK_DCLK = clk_125mhz_buf;                      
    end  
endgenerate


此问题将在 Vivado 2014.4 版本中得以修复。

修订历史:
11/24/2014 - 初始版本

链接问答记录

相关答复记录

Answer Number 问答标题 问题版本 已解决问题的版本
53561 有关 Artix-7 FPGA GTP 收发器的设计咨询:量产芯片 RX 复位顺序要求 N/A N/A
AR# 62770
日期 11/20/2014
状态 Active
Type 设计咨询
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