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AR# 62882

2014.4 Vivado IP 版本说明 - 所有 IP 变更信息

描述

本答复记录在同一位置包含来自 Vivado 2014.4 的全面 IP 变更日志信息,这样您无需安装 Vivado 设计套件即可查看所有 IP 变更。

解决方案

(c) 2014 Xilinx, Inc.版权所有,保留所有权利。
本文包含 Xilinx 的机密、专有信息
,受美国和
国际版权及知识产权
法的保护。
免责声明
本免责声明不构成许可,不对这里发布的任何材料提供
任何权利。除非
Xilinx另外提供给您有效的许可证
,根据相关法律的许可
,(1)这里的材料以“原样”提供
,对可能存在的所有缺陷,Xilinx 不承担所有明示和暗示以及法规性担保
和条件,包括但不限于对适销性、非侵权性和

适用于特殊目的的担保。
(2)Xilinx 对材料相关的任何损失或破坏(不论是依据合同还是依据侵权法,包括疏忽或其它责任界定)均不承担责任,

包括任何直接、间接、特殊、偶然或结果性
损失或破坏


(如数据损失、利润损失、商誉损失以及其它任何第三方行为造成的

损失或破坏),即便这种损失或破坏是
合理可预见的,或 Xilinx 已被明确告知该类损失或破坏的
可能性。
关键应用
Xilinx 产品设计不针对故障安全应用,也不旨在用于任何需要故障安全性能的应用,如生命支持或安全设备或系统、三类医疗设备、核设施、安全气袋部署相关的应用以及其它可能导致死亡、人身伤害或严重财产和环境破坏的应用(分别和集体称为“关键应用”)。







客户承担
Xilinx 产品在关键
应用中的风险和责任,且适用产品责任约束的相关法律
和法规。
本版权说明和免责声明必须随时作为文件的一部分留存

100G 以太网 (1.4)
 * 版本 1.4
 * 支持 xcvu160 和 xcvu190 器件
 * 添加内核 DRP 复位端口
 *带多线路的 GT RX 缓冲旁路特性
PCI (7-系列) 32-位发起方/目标方 (5.0)
 * 版本 5.0 (Rev. 6)
 *加密源文件连接在一起可减少文件的数量和缩短仿真器编译时间
 * 添加对 Artix7 xc7a15t 和 xa7a15t 器件的支持
 * 添加对 Zynq xc7z035 器件的支持
 * 添加对 QKintex7、AZynq、QZynq 器件系列的支持
3GPP LTE 通道估计器 (2.0)
 * 版本 2.0 (Rev. 7)
 * 加密源文件连接在一起可减少文件的数量和缩短仿真器编译时间
 * 通过向时钟接口 aclk_intf 添加 FREQ_HZ 参数以启用无关联时钟频率设置
3GPP LTE MIMO 解码器 (3.0)
 * 版本 3.0 (Rev. 7)
 * 内部 GUI 更新,无功能变化.
 * 加密源文件连接在一起可减少文件的数量和缩短仿真器编译时间
 * 通过向时钟接口 aclk_intf 添加 FREQ_HZ 参数以启用无关联时钟频率设置
3GPP LTE MIMO 编码器 (4.0)
 * 版本 4.0 (Rev. 6)
 * 内部 GUI 更新,无功能变化.
 * 加密源文件连接在一起可减少文件的数量和缩短仿真器编译时间
 * 通过向时钟接口 aclk_intf 添加 FREQ_HZ 参数以启用无关联时钟频率设置
3GPP 混合模式 Turbo 解码器 (2.0)
 * 版本 2.0 (Rev. 7)
 * 加密源文件连接在一起可减少文件的数量和缩短仿真器编译时间
 * 通过向时钟接口 aclk_intf 添加 FREQ_HZ 参数以启用无关联时钟频率设置
3GPP Turbo 编码器 (5.0)
 * 版本 5.0 (Rev. 6)
 * 加密源文件连接在一起可减少文件的数量和缩短仿真器编译时间
 * 通过向时钟接口 aclk_intf 添加 FREQ_HZ 参数以启用无关联时钟频率设置
3GPPLTE Turbo 编码器 (4.0)
 * 版本 4.0 (Rev. 6)
 * 加密源文件连接在一起可减少文件的数量和缩短仿真器编译时间
 * 通过向时钟接口 aclk_intf 添加 FREQ_HZ 参数以启用无关联时钟频率设置
64-位 PCI (7-系列)发起方/目标方 (5.0)
 * 版本 5.0 (Rev. 6)
 * 加密源文件连接在一起可减少文件的数量和缩短仿真器编译时间
 * 添加对 Artix7 xc7a15t 和 xa7a15t 器件的支持
 * 添加对 Zynq xc7z035 器件的支持
 * 添加对 QKintex7、AZynq、QZynq 器件系列的支持
7 系列 FPGAs 收发器向导 (3.4)
 * 版本 3.4 (Rev. 1)
 * 为 GTX 和 GTP 添加 SATA gen1 和 SATA gen2 模板
 * 添加对 XC7A15T、XC7A15TI、XA7A15T、XC7A35TI、XC7A50TI、XC7A75TI、XC7A100TI 和 XC7A200TI 器件的支持
 * 添加对 XC7Z015I、XC7Z030I、XC7Z045I、XC7Z035、XC7Z035I 和 XC7Z100I 器件的支持
 * 添加对 XC7K160TI、XC7K325TI、XC7K355TI、XC7K410TI、XC7K420TI 和 XC7K480TI 器件的支持
7 系列 PCI Express 集成模块 (3.0)
 * 版本 3.0 (Rev. 4)
 * 增强功能支持调试内核在 Tandem 设计中更好地工作。Build_stage1.tcl 现在在 place_design 之前运行,并处理bscan 原语。
 * 添加对Artix7 xc7a15t、xc7a15tl 和 xa7a15t 器件的支持
 * 添加对 Zynq xc7z035 器件的支持
 *将 GUI 中的管道模式仿真选项改变为单选按钮仿真 (无功能变化)
AHB-Lite to AXI 桥接器 (3.0)
 * 版本 3.0 (Rev. 2)
 * 无变化
AXI 10G-以太网子系统 (2.0)
 * 版本 2.0 (Rev. 1)
 *实例设计中的 AXI-Lite 状态机目前重复执行 MDIO 读取,直到其检测到非 pcs-loopback 模式的块锁。
AXI AHBLite 桥接器 (3.0)
 * 版本 3.0 (Rev. 2)
 * 无变化
AXI APB 桥接器 (3.0)
 * 版本 3.0 (Rev. 2)
 * 无变化
AXI BFM 内核 (5.0)
 * 版本 5.0 (Rev. 4)
 * 无变化
AXI BRAM 控制器 (4.0)
 * 版本 4.0 (Rev. 3)
 * 内部器件系列变化、无功能变化
 * 添加对 7 系列汽车 (XA) 和国防级 (XQ) 器件的支持
 *创建 IP 时减少发送给工具的 IP INFO 消息
面向 PCI Express Gen3 子系统的 AXI 桥接器(1.0)
 * 版本 1.0 (Rev. 1)
 *修复后能适当传输 PCIe子系统_vendor_id 和子系统_id 到 PCIe 硬块。
 * 加密源文件连接在一起可减少文件的数量和缩短仿真器编译时间
 * 添加对 UltraScale KintexU 和 VirtexU 器件的支持
AXI CAN (5.0)
 * 版本 5.0 (Rev. 7)
 *属性添加到 cdc flops、无功能变化
 * 加密源文件连接在一起可减少文件的数量和缩短仿真器编译时间
AXI 中央直接内存访问 (4.1)
 * 版本 4.1 (Rev. 4)
 * 无变化
AXI Chip2Chip 桥接器 (4.2)
 * 版本 4.2 (Rev. 3)
 *增强对 IP 集成器的支持
AXI 时钟转换器 (2.1)
 * 版本 2.1 (Rev. 3)
 * 内部器件系列变化、无功能变化
AXI 交叉开关 (2.1)
 * 版本 2.1 (Rev. 5)
 * 内部器件系列变化、无功能变化
AXI 数据 FIFO (2.1)
 * 版本 2.1 (Rev. 3)
 * 内部器件系列变化、无功能变化
AXI 数据宽度转换器 (2.1)
 * 版本 2.1 (Rev. 4)
 * 内部器件系列变化、无功能变化
AXI 数据移动器 (5.1)
 * 版本 5.1 (Rev. 5)
 * AXI数据移动器实例设计更新后能处理一些极端状况
 * 无功能变化
AXI 直接内存访问 (7.1)
 * 版本 7.1 (Rev. 4)
 * 无变化
AXI EMC (3.0)
 * 版本 3.0 (Rev. 3)
 *更新后支持 EMC_INTF 接口的IPI自动化
 *更新状态机,删除单个 axi 事务处理的额外读取
AXI EPC (2.0)
 * 版本 2.0 (Rev. 6)
 * 无变化
AXI 以太网缓冲器 (2.0)
 * 版本 2.0 (Rev. 6)
 * 加密源文件连接在一起可减少文件的数量和缩短仿真器编译时间
AXI 以太网时钟 (2.0)
 * 版本 2.0 (Rev. 1)
 * 无变化
AXI 以太网子系统 (6.2)
 * 版本 6.2 (Rev. 1)
 * 添加对 XC7Z035 和 XC7A15T 器件的支持。
 *添加对XA/XQ器件不同版本的支持。
AXI 以太网Lite (3.0)
 * 版本 3.0 (Rev. 2)
 * 无变化
AXI GPIO (2.0)
 * 版本 2.0 (Rev. 6)
 * 无变化
AXI HWICAP (3.0)
 * 版本 3.0 (Rev. 7)
 *更新内核约束,支持辅助内核 (fifo_generator_v12_0) 层级更新。无功能变化。
AXI IIC (2.0)
 * 版本 2.0 (Rev. 7)
 * 更新 Thigh、Tlow 寄存器的默认值以生成更准确的 SCK 时钟频率
AXI 互联 (2.1)
 * 版本 2.1 (Rev. 5)
 *更新 IPI 自动化 Tcl,支持导入包含 AXI 互联的 BD 文件。  无功能变化。
 * 加密源文件连接在一起可减少文件的数量和缩短仿真器编译时间
AXI 中断控制器 (4.1)
 * 版本 4.1 (Rev. 2)
 * 无变化
AXI Lite IPIF (3.0)
 * 版本 3.0 (Rev. 1)
 * 同时发生读写事务处理时正确处理了Bus2IP地址
AXI MMU (2.1)
 * 版本 2.1 (Rev. 2)
 * 内部器件系列变化、无功能变化
AXI 主突发 (2.0)
 * 版本 2.0 (Rev. 5)
 * 无变化
AXI Memory Mapped To PCI Express (2.5)
 * 版本 2.5 (Rev. 1)
 * 添加对 Zynq xc7z035 器件的支持
 *删除旧的基于 ISE 的 XCS 标签
AXI Memory Mapped to Stream Mapper (1.1)
 * 版本 1.1 (Rev. 3)
 * 架构支持更新
AXI Performance Monitor (5.0)
 * 版本 5.0 (Rev. 5)
 *在 profile 模式配置 IP,写入发送和地址发送非常靠近时会发出处理参数计算,这一问题已得到解决
AXI Protocol Checker (1.1)
 * 版本 1.1 (Rev. 5)
 * 内部器件系列变化、无功能变化
AXI Protocol Converter (2.1)
 * 版本 2.1 (Rev. 4)
 * 内部器件系列变化、无功能变化
AXI Quad SPI (3.2)
 * 版本 3.2 (Rev. 2)
 * 无变化
AXI 寄存器 Slice (2.1)
 * 版本 2.1 (Rev. 4)
 * 内部器件系列变化、无功能变化
AXI TFT 控制器 (2.0)
 * 版本 2.0 (Rev. 7)
 * 修复了设计中的时序 DRC 问题、无功能变化。
AXI 时基看门狗定时器 (2.0)
 * 版本 2.0 (Rev. 6)
 * 无变化
AXI Timer (2.0)
 * Version 2.0 (Rev. 6)
 *没有变化
AXI Traffic Generator (2.0)
 * 版本 2.0 (Rev. 5)
 *经过修改,在主 AXI 接口数据宽度大于 64 时生成 MSTRAM 的持续指数
 *更新 RTL,在从机没有接受事务处理而内核禁用被断言的情况下,在 STATIC 模式中正确生成 done 位
 *纠正AXI-Streaming 模式下 Sparse 启用的 GUI 行为
AXI UART16550 (2.0)
 * 版本 2.0 (Rev. 6)
 * 无变化
AXI USB2 器件 (5.0)
 * 版本 5.0 (Rev. 5)
 *禁用 GUI 的 HSIC 相关参数
 * 加密源文件连接在一起可减少文件的数量和缩短仿真器编译时间
AXI Uartlite (2.0)
 * 版本 2.0 (Rev. 7)
 *实例设计的微小更新。无功能变化.
AXI 视频直接内存访问 (6.2)
 * 版本 6.2 (Rev. 2)
 * 无变化
AXI 虚拟 FIFO 控制器 (2.0)
 * 版本 2.0 (Rev. 6)
 * 无变化
AXI-流媒体 FIFO (4.1)
 * 版本 4.1 (Rev. 1)
 * 内部器件系列变化、无功能变化
AXI4-流媒体加速器适配器 (2.1)
 * 版本 2.1 (Rev. 2)
 * 无变化
 
AXI4- Stream Broadcaster (1.1)
 * 版本 1.1 (Rev. 4)
 * 架构支持更新
AXI4-流媒体时钟转换器 (1.1)
 * 版本 1.1 (Rev. 5)
 * 架构支持更新
AXI4-流媒体组合器 (1.1)
 * 版本 1.1 (Rev. 3)
 * 架构支持更新
AXI4-流媒体数据 FIFO (1.1)
 * 版本 1.1 (Rev. 5)
 * 架构支持更新
AXI4-流媒体数据宽度转换器 (1.1)
 * 版本 1.1 (Rev. 3)
 * 架构支持更新
AXI4-流媒体互联 (2.1)
 * 版本 1.1
 * 架构支持更新
AXI4-流媒体协议检查器 (1.1)
 * 版本 1.1 (Rev. 4)
 * 架构支持更新
AXI4-流媒体寄存器 Slice (1.1)
 * 版本 1.1 (Rev. 4)
 * 架构支持更新
AXI4-流媒体子集转换器 (1.1)
 * 版本 1.1 (Rev. 4)
 * 架构支持更新
AXI4-流媒体开关 (1.1)
 * 版本 1.1 (Rev. 4)
 * 架构支持更新
AXI4-Stream to Video Out (3.0)
 * 版本 3.0 (Rev. 6)
 *添加汽车级 Artix7 支持
 * 加密源文件连接在一起可减少文件的数量和缩短仿真器编译时间
累加器 (12.0)
 * 版本 12.0 (Rev. 5)
 * 内部 GUI 更新,无功能变化.
 * 加密源文件连接在一起可减少文件的数量和缩短仿真器编译时间
 * 通过向时钟接口 aclk_intf 添加 FREQ_HZ 参数以启用无关联时钟频率设置
加法器/减法器 (12.0)
 * 版本 12.0 (Rev. 5)
 * 加密源文件连接在一起可减少文件的数量和缩短仿真器编译时间
 * 通过向时钟接口 clk_intf 添加 FREQ_HZ 参数以启用无关联时钟频率设置
Aurora 64B66B (9.3)
 * 版本 9.3 (Rev. 1)
 * 添加对 XC7K160TI、XC7K325TI、XC7K355TI、XC7K410TI、XC7K420TI、XC7K480TI、XC7Z030I、XC7Z035、XC7Z035I、XC7Z045I、XC7Z100I 器件的支持
 * XDC 的微小更新,提供开发板支持
Aurora 8B10B (10.3)
 * 版本 10.3 (Rev. 1)
 * 添加对全新 XC7A15T、XC7A15TI、XA7A15T、XC7A35TI、XC7A50TI、XC7A75TI、XC7A100TI 和 XC7A200TI 器件的支持
 * 添加对 XC7Z015I、XC7Z030I、XC7Z045I、XC7Z035、XC7Z035I 和 XC7Z100I 器件的支持
 * 添加对 XC7K160TI、XC7K325TI、XC7K355TI、XC7K410TI、XC7K420TI 和 XC7K480TI 器件的支持
 * DRP 时钟输入添加 BUFG
 * -2L 速度级 1.0V Artix 器件的线路速率范围更新到6.25Gbps
 *位置约束针对Xilinx评估平台板修改
二进制计数器 (12.0)
 * 版本 12.0 (Rev. 5)
 * 加密源文件连接在一起可减少文件的数量和缩短仿真器编译时间
 * 内部 GUI 更新、无功能变化。
 * 通过向时钟接口 aclk_intf 添加 FREQ_HZ 参数以启用无关联时钟频率设置
模块存储器生成器 (8.2)
 * 版本 8.2 (Rev. 3)
 * 加密源文件连接在一起可减少文件的数量和缩短仿真器编译时间
 * 添加对 7 系列汽车 (XA) 和国防级 (XQ) 器件的支持
 * 内部器件系列变化、无功能变化
CIC 编译器 (4.0)
 * 版本 4.0 (Rev. 6)
 * 加密源文件连接在一起可减少文件的数量和缩短仿真器编译时间
 * 通过向时钟接口 aclk_intf 添加 FREQ_HZ 参数以启用无关联时钟频率设置
CORDIC (6.0)
 * 版本 6.0 (Rev. 6)
 * C 模型纠正,匹配范围外输入值的 HDL。
 * 加密源文件连接在一起可减少文件的数量和缩短仿真器编译时间
 * 通过向时钟接口 aclk_intf 添加 FREQ_HZ 参数以启用无关联时钟频率设置
CPRI (8.3)
 * 版本 8.3 (Rev. 1)
 * 添加对全新国防级和航空航天部件的支持。
 *复位时cdc_fifo写入地址变化,删除存储器冲突错误。
 * 加密源文件连接在一起可减少文件的数量和缩短仿真器编译时间
Chroma Resampler (4.0)
 * 版本 4.0 (Rev. 5)
 * XA Artix-7 (汽车)量产支持
 * 加密源文件连接在一起可减少文件的数量和缩短仿真器编译时间
时钟向导 (5.1)
 * 版本 5.1 (Rev. 5)
 * 内部器件系列变化、无功能变化
 *源选择相关的更新基于 zed 板接口
 
Color Correction Matrix (6.0)
 * 版本 6.0 (Rev. 6)
 *添加汽车级 Artix7 支持
 * 加密源文件连接在一起可减少文件的数量和缩短仿真器编译时间
Color Filter Array Interpolation (7.0)
 * 版本 7.0 (Rev. 5)
 * XA Artix-7 (汽车)量产支持
 * 加密源文件连接在一起可减少文件的数量和缩短仿真器编译时间
Complex Multiplier (6.0)
 * 版本 6.0 (Rev. 6)
 * 加密源文件连接在一起可减少文件的数量和缩短仿真器编译时间
 * 通过向时钟接口 aclk_intf 添加 FREQ_HZ 参数以启用无关联时钟频率设置
卷积编码器 (9.0)
 * 版本 9.0 (Rev. 6)
 * 加密源文件连接在一起可减少文件的数量和缩短仿真器编译时间
 * 通过向时钟接口 aclk_intf 添加 FREQ_HZ 参数以启用无关联时钟频率设置
DDS 编译器 (6.0)
 * 版本 6.0 (Rev. 7)
 * 加密源文件连接在一起可减少文件的数量和缩短仿真器编译时间
 * 通过向时钟接口 aclk_intf 添加 FREQ_HZ 参数以启用无关联时钟频率设置
DSP48 Macro (3.0)
 * 版本 3.0 (Rev. 7)
 * 加密源文件连接在一起可减少文件的数量和缩短仿真器编译时间
 * 通过向时钟接口 aclk_intf 添加 FREQ_HZ 参数以启用无关联时钟频率设置
DUC/DDC 编译器 (3.0)
 * 版本 3.0 (Rev. 6)
 * 加密源文件连接在一起可减少文件的数量和缩短仿真器编译时间
 * 通过向时钟接口 aclk_intf 添加 FREQ_HZ 参数以启用无关联时钟频率设置
离散傅里叶变换 (4.0)
 * 版本 4.0 (Rev. 6)
 * 加密源文件连接在一起可减少文件的数量和缩短仿真器编译时间
 * 通过向时钟接口 aclk_intf 添加 FREQ_HZ 参数以启用无关联时钟频率设置
DisplayPort (5.0)
 * 版本 5.0 (Rev. 1)
 *添加对汽车和7 系列新器件的支持
 * 加密源文件连接在一起可减少文件的数量和缩短仿真器编译时间
分布式内存生成器 (8.0)
 * 版本 8.0 (Rev. 7)
 * 加密源文件连接在一起可减少文件的数量和缩短仿真器编译时间
 * 内部器件系列变化、无功能变化
分频器生成器 (5.1)
 * 版本 5.1 (Rev. 5)
 * 加密源文件连接在一起可减少文件的数量和缩短仿真器编译时间
 * 通过向时钟接口 aclk_intf 添加 FREQ_HZ 参数以启用无关联时钟频率设置
 
ECC (2.0)
 * 版本 2.0 (Rev. 7)
 * 加密源文件连接在一起可减少文件的数量和缩短仿真器编译时间
 * 内部器件系列变化、无功能变化
以太网 1000BASE-X PCS/PMA or SGMII (14.3)
 * 版本 14.3 (Rev. 1)
 * 加密源文件连接在一起可减少文件的数量和缩短仿真器编译时间
 * 添加对7 系列国防级、汽车和低电压部件的支持。
 *将 dont_reset_on_data_error 输入到 7 系列收发器 FSM 的值纠正为 0。
 *将 7 系列收发器的 RXPRBS_ERR_LOOPBACK 默认值修改为 0。
 * 7 系列收发器在 prbs 选择时禁用 GT FSM 复位。
以太网 PHY MII to Reduced MII (2.0)
 * 版本 2.0 (Rev. 6)
 * 无变化
FIFO 生成器 (12.0)
 * 版本 12.0 (Rev. 3)
 *减少 DRC 警告
 * 内部器件系列变化、无功能变化
 * 加密源文件连接在一起可减少文件的数量和缩短仿真器编译时间
FIR 编译器 (7.2)
 * 版本 7.2 (Rev. 1)
 *用Convergent Rounding和多个并行路径修复 UltraScale Halfband Interpolation 优化。
 * C模型最大数据和系数宽度面向 UltraScale 进行更新。
 *纠正GUI 时延计算。
 * 加密源文件连接在一起可减少文件的数量和缩短仿真器编译时间
 *为序列长度 24 增加 1 x fs 高级通道序列。
 * 通过向时钟接口 aclk_intf 添加 FREQ_HZ 参数以启用无关联时钟频率设置
快速傅里叶变换 (9.0)
 * 版本 9.0 (Rev. 6)
 * 加密源文件连接在一起可减少文件的数量和缩短仿真器编译时间
 * 通过向时钟接口 aclk_intf 添加 FREQ_HZ 参数以启用无关联时钟频率设置
固定间隔定时器(2.0)
 * 版本 2.0 (Rev. 4)
 * 无变化
浮点 (7.0)
 * 版本 7.0 (Rev. 7)
 * 加密源文件连接在一起可减少文件的数量和缩短仿真器编译时间
 * 通过向时钟接口 aclk_intf 添加 FREQ_HZ 参数以启用无关联时钟频率设置
G.709 FEC 编码器/解码器 (2.1)
 * 版本 2.1 (Rev. 4)
 * 加密源文件连接在一起可减少文件的数量和缩短仿真器编译时间
 * 通过向时钟接口 aclk_intf 添加 FREQ_HZ 参数以启用无关联时钟频率设置
G.975.1 EFEC I.4 编码器/解码器 (1.0)
 * 版本 1.0 (Rev. 7)
 * 加密源文件连接在一起可减少文件的数量和缩短仿真器编译时间
 * 通过向时钟接口 aclk_intf 添加 FREQ_HZ 参数以启用无关联时钟频率设置
G.975.1 EFEC I.7 编码器/解码器 (2.0)
 * 版本 2.0 (Rev. 7)
 * 加密源文件连接在一起可减少文件的数量和缩短仿真器编译时间
 * 通过向时钟接口 aclk_intf 添加 FREQ_HZ 参数以启用无关联时钟频率设置
伽马校正(7.0)
 * 版本 7.0 (Rev. 6)
 * 添加面向汽车的 Aartix7 新器件系列
 * 加密源文件连接在一起可减少文件的数量和缩短仿真器编译时间
Gmii to Rgmii (3.0)
 * 版本 3.0 (Rev. 4)
 * 加密源文件连接在一起可减少文件的数量和缩短仿真器编译时间
高速 SelectIO 向导 (1.1)
 * 版本 1.1 (Rev. 1)
 * Tb更新,纠正示例实例化
 * TX_OUTPUT_PHASE_90 映射到 RTL
 
IBERT 7 系列 GTH (3.0)
 * 版本 3.0 (Rev. 7)
 * 加密源文件连接在一起可减少文件的数量和缩短仿真器编译时间
IBERT 7 系列 GTP (3.0)
 * 版本 3.0 (Rev. 7)
 *为低功耗速度级添加新器件支持
 * 加密源文件连接在一起可减少文件的数量和缩短仿真器编译时间
IBERT 7 系列 GTX (3.0)
 * 版本 3.0 (Rev. 7)
 *为软件虚拟器件xc7z035*和低功耗速度级-2LI提供器件支持。
 * 加密源文件连接在一起可减少文件的数量和缩短仿真器编译时间
IBERT 7 系列 GTZ (3.1)
 * 版本 3.1 (Rev. 5)
 * 加密源文件连接在一起可减少文件的数量和缩短仿真器编译时间
IBERT UltraScale GTH (1.1)
 * 版本 1.1 (Rev. 1)
 * 加密源文件连接在一起可减少文件的数量和缩短仿真器编译时间
 
IBERT UltraScale GTY (1.0)
 * 版本 1.0 (Rev. 1)
 * 添加新参数 C_USE_MDM。
 * 加密源文件连接在一起可减少文件的数量和缩短仿真器编译时间
ILA (集成型逻辑分析器) (5.0)
 * 版本 5.0 (Rev. 1)
 * 加密源文件连接在一起可减少文件的数量和缩短仿真器编译时间
IOModule (3.0)
 * 版本 3.0
 * 无变化
图像增强 (8.0)
 * 版本 8.0 (Rev. 6)
 * XA Artix-7 (汽车)量产支持
 * 加密源文件连接在一起可减少文件的数量和缩短仿真器编译时间
Interlaken (1.4)
 * 版本 1.4
 * 2 到 12 种线路组合的不同线路速度
 *错误插入测试案例添加
 * 支持 XCVU160 and XCVU190 器件
 * Added core_drp_复位端口
交织器/去交织器 (8.0)
 * 版本 8.0 (Rev. 5)
 * 加密源文件连接在一起可减少文件的数量和缩短仿真器编译时间
 * 通过向时钟接口 aclk_intf 添加 FREQ_HZ 参数以启用无关联时钟频率设置
JESD204 (6.0)
 * 版本 6.0 (Rev. 1)
 * 添加对国防级 Virtex-7Q、Kintex-7Q、Zynq-7000和Artix-7Q器件的支持
 * 添加对 XA Artix-7 和 Zynq-7000 器件的支持
 * 启用所有参考时钟值
 *针对发射器内核的 AXI 路径添加多循环路径约束
 *修复 ILA 序列中 rx_tvalid 走高的问题。产生该问题的原因是:当内核丢失且不进行复位就重获 SYNC 时,Rx 缓冲输出没有复位。
 * 加密源文件连接在一起可减少文件的数量和缩短仿真器编译时间
JESD204 PHY (1.0)
 * 版本 1.0 (Rev. 1)
 * 添加对国防级 Virtex-7Q、Kintex-7Q、Zynq-7000 和 Artix-7Q 器件的支持
 * 添加对 XA Artix-7 和 Zynq-7000 器件的支持
 *对 GUI 符号 (gtN_rxstatus_out、gtN_rxbyteisaligned_out、gtN_rxbyterealign_out、gtN_rxbufreset_in) 添加缺失的 7 系列收发器调试端口
 * 启用所有收发器参考时钟值
JTAG to AXI Master (1.0)
 * 版本 1.0 (Rev. 5)
 *更新 xsdb_clk 和 axi_aclk 之间 CDC 路径上的约束
 * bvalid 断言后更新 wlast取消断言逻辑
 * AXI4 突发类型解决或 WRAP 情况下更新逻辑,约束突发长度为 16
 * 加密源文件连接在一起可减少文件的数量和缩短仿真器编译时间
 
LMB BRAM 控制器 (4.0)
 * 版本 4.0 (Rev. 5)
 * 无变化
LTE DL 通道编码器 (3.0)
 * 版本 3.0 (Rev. 6)
 * 加密源文件连接在一起可减少文件的数量和缩短仿真器编译时间
 * 通过向时钟接口 aclk_intf 添加 FREQ_HZ 参数以启用无关联时钟频率设置
LTE 快速傅里叶变换 (2.0)
 * 版本 2.0 (Rev. 6)
 * 加密源文件连接在一起可减少文件的数量和缩短仿真器编译时间
 * 通过向时钟接口 aclk_intf 添加 FREQ_HZ 参数以启用无关联时钟频率设置
LTE PUCCH 接收器 (2.0)
 * 版本 2.0 (Rev. 6)
 * 加密源文件连接在一起可减少文件的数量和缩短仿真器编译时间
 * 通过向时钟接口 aclk_intf 添加 FREQ_HZ 参数以启用无关联时钟频率设置
LTE RACH 检测器 (2.0)
 * 版本 2.0 (Rev. 6)
 * 加密源文件连接在一起可减少文件的数量和缩短仿真器编译时间
 * 通过向时钟接口 clk_intf 添加 FREQ_HZ 参数以启用无关联时钟频率设置
LTE UL 通道解码器 (4.0)
 * 版本 4.0 (Rev. 6)
 * 加密源文件连接在一起可减少文件的数量和缩短仿真器编译时间
 * 通过向时钟接口 aclk_intf 添加 FREQ_HZ 参数以启用无关联时钟频率设置
本地存储器总线 (LMB) 1.0 (3.0)
 * 版本 3.0 (Rev. 5)
 *添加 SYS_Rst 的总线接口定义、无功能变化
邮箱 (2.1)
 * 版本 2.1 (Rev. 2)
 * 无变化
存储器接口生成器 (MIG 7 系列) (2.3)
 * 版本 2.3
 *根据 7 系列和 Zync DC 以及开关特性数据手册的规范更新最大频率和控制器速率
 * DDR3 写入校准变化
存储器接口生成器 (MIG) (6.1)
 * 版本 6.1
 *为 DDR3/4 添加仅 PHY 支持
 *为 DDR3/4 提供 AXI Lite 支持
 * 为 72 位 DDR3 和 DDR4 提供 ECC 支持
 *为 RLDRAM3 添加 BL2 和 2x36 位设计支持
 *添加 DDR4 双 bank UDIMM 部件 MTA18ASF1G72AZ-2G1A1 支持
 *解决 riu_clk 上的保持违规问题
 *在非存储器接口 I/O bank 中添加分配 reset_n 的功能。
MicroBlaze (9.4)
 * 版本 9.4 (Rev. 1)
 * 为控制同步原语添加参数、无功能变化
 *消除 Block RAM 实例化警告、无功能变化
 * 加密源文件连接在一起可减少文件的数量和缩短仿真器编译时间
MicroBlaze 调试模块 (MDM) (3.2)
 * 版本 3.2 (Rev. 1)
 *改进复位处理、无功能变化
MicroBlaze MCS (2.2)
 * 版本 2.2 (Rev. 3)
 *为双存储器范围更新生成的 BMM 文件
乘法器 (12.0)
 * 版本 12.0 (Rev. 6)
 *在不支持取整情况下禁用 GUI 上的对称取整复选框
 * 加密源文件连接在一起可减少文件的数量和缩短仿真器编译时间
 * 内部GUI 更新、无功能变化.
 * 通过向时钟接口 aclk_intf 添加 FREQ_HZ 参数以启用无关联时钟频率设置
乘加器 (3.0)
 * 版本 3.0 (Rev. 5)
 * 加密源文件连接在一起可减少文件的数量和缩短仿真器编译时间
 * 通过向时钟接口 aclk_intf 添加 FREQ_HZ 参数以启用无关联时钟频率设置
Mutex (2.1)
 * 版本 2.1 (Rev. 2)
 * 无变化
波峰系数削减 (5.0)
 * 版本 5.0 (Rev. 4)
 *在硬件超时情况下驱动为零
 * 加密源文件连接在一起可减少文件的数量和缩短仿真器编译时间
 *通过向时钟接口添加 FREQ_HZ 参数以启用无关联时钟频率设置
处理器系统复位 (5.0)
 * 版本 5.0 (Rev. 6)
 * 无变化
QSGMII (3.2)
 * 版本 3.2 (Rev. 3)
 * 添加对 XC7Z035 和 XC7A15T 器件的支持。
 *添加对 XA/XQ 器件不同版本的支持。
 * 加密源文件连接在一起可减少文件的数量和缩短仿真器编译时间
 *数据错误情况下 GT FSM 复位。
基于 RAM的移位寄存器 (12.0)
 * 版本 12.0 (Rev. 5)
 * 内部 GUI 更新,无功能变化.
 * 加密源文件连接在一起可减少文件的数量和缩短仿真器编译时间
 * 通过向时钟接口 aclk_intf 添加 FREQ_HZ 参数以启用无关联时钟频率设置
RGB to YCrCb 颜色空间转换器 (7.1)
 * 版本 7.1 (Rev. 4)
 * 添加面向汽车的全新 Aartix7 器件系列
 * 加密源文件连接在一起可减少文件的数量和缩短仿真器编译时间
RXAUI (4.2)
 * 版本 4.2 (Rev. 3)
 * 添加对 7-系列国防级、汽车和低电压部件的支持
 *纠正 VHDL 实例设计演示测试台文件名,从 EntityName.vhd 改为example_design_testbench.vhd
 * signal_detect 添加跨时钟域同步器
 *整理HDL文件的白区,更好地协调,确保缩进一致性
 *收发器Rx PRBS功能通过可选收发器控制和状态端口启用时,周期性收发器 RX 复位被禁止
 * 加密源文件连接在一起可减少文件的数量和缩短仿真器编译时间
 *降低内核无关联 XDC 文件的默认收发器 DRPCLK 频率,从 200MHz 降为 125MHz。 这是内核隔离同步时使用的默认频率,内核在完整设计中实现时会被覆盖。
Reed-Solomon 解码器 (9.0)
 * 版本 9.0 (Rev. 7)
 * 加密源文件连接在一起可减少文件的数量和缩短仿真器编译时间
 * 通过向时钟接口 aclk_intf 添加 FREQ_HZ 参数以启用无关联时钟频率设置
Reed-Solomon 编码器 (9.0)
 * 版本 9.0 (Rev. 6)
 * 加密源文件连接在一起可减少文件的数量和缩短仿真器编译时间
 * 通过向时钟接口 aclk_intf 添加 FREQ_HZ 参数以启用无关联时钟频率设置
S/PDIF (2.0)
 * 版本 2.0 (Rev. 7)
 * 加密源文件连接在一起可减少文件的数量和缩短仿真器编译时间
 * AXI寄存器接口用信号生成根据axi_lite_ipif更新进行更新。
SMPTE 2022-1/2 Video over IP 接收器 (2.0)
 * 版本 2.0 (Rev. 1)
 *为 7 系列和 Zynq 添加汽车和军用级器件支持
 * 加密源文件连接在一起可减少文件的数量和缩短仿真器编译时间
SMPTE 2022-1/2 Video over IP 发射器 (2.0)
 * 版本 2.0 (Rev. 1)
 *为 7 系列和 Zynq 添加汽车和军用级器件支持
 * 加密源文件连接在一起可减少文件的数量和缩短仿真器编译时间
SMPTE SD/HD/3G-SDI (3.0)
 * 版本 3.0 (Rev. 3)
 *为 7 系列和 Zynq 添加汽车和军用级器件支持
SMPTE2022-5/6 Video over IP Receiver (4.0)
 * 版本 4.0 (Rev. 1)
 * XA Zynq (汽车)量产支持
 * Virtex-7、Kintex-7 和 Zynq (军用)量产支持
 *纠正位图 ram 中的存储器冲突错误
 * 加密源文件连接在一起可减少文件的数量和缩短仿真器编译时间
SMPTE2022-5/6 Video over IP Transmitter (4.0)
 * 版本 4.0 (Rev. 1)
 * XA Zynq (汽车)量产支持
 * Virtex-7、Kintex-7和 Zynq (军用)量产支持
 * 加密源文件连接在一起可减少文件的数量和缩短仿真器编译时间
 *解决以太网数据包基础 MAC 地址字段锁死为 0 的问题
SPI-4.2 (13.0)
 * 版本 13.0 (Rev. 6)
 * 加密源文件连接在一起可减少文件的数量和缩短仿真器编译时间
SelectIO 接口向导 (5.1)
 * 版本 5.1 (Rev. 4)
 * 内部器件系列变化、无功能变化
 
Serial RapidIO Gen2 (3.2)
 * 版本 3.2 (Rev. 1)
 *添加 XA 和 XQ 器件支持
 *解决关于错误注入和数据包取消的功能问题
 * 加密源文件连接在一起可减少文件的数量和缩短仿真器编译时间
Soft Error Mitigation (4.1)
 * 版本 4.1 (Rev. 3)
 * 添加对 xc7a15t、xa7a15t和 xc7z035 器件的支持。
 * 为所有 Artix 和 Zynq 7Z010、7Z015、7Z020 器件添加对 –LI 速度级的支持
 * 为 Kintex 7K160T、7K325T、7K355T、7K410T、7K420T、7K480T以及 Zynq 7Z030 到 7Z100 器件添加对 -2LI 速度级的支持
 * 加密源文件连接在一起可减少文件的数量和缩短仿真器编译时间
系统高速缓存 (3.0)
 * 版本 3.0 (Rev. 5)
 * 无变化
系统管理向导 (1.1)
 * 版本 1.1 (Rev. 1)
 * 无变化
 
10Gb 以太网 MAC (14.0)
 * 版本 14.0 (Rev. 1)
 *更新 32 位实例设计发送 FIFO,解决溢流问题
 *更新模式生成器逻辑,在启用输入上添加 CDC 同步器
 * 添加对汽车部件的支持
 * 加密源文件连接在一起可减少文件的数量和缩短仿真器编译时间
 *解决 32 位数据路径 RS 状态机的故障序列计数问题
 *在 32 位数据路径 MDIO 信号输入上添加缺失的 XDC 约束,简化时序收敛
10Gb 以太网 PCS/PMA (10GBASE-R/KR) (5.0)
 * 版本 5.0 (Rev. 1)
 *用GT Slip功能协调 Autonegotiation 帧- 无功能变化
 * 加密源文件连接在一起可减少文件的数量和缩短仿真器编译时间
 *解决dclk和内核时钟之间的内部内核跨时钟域约束,简化时序收敛
Test Pattern Generator (6.0)
 * 版本 6.0 (Rev. 3)
 * 加密源文件连接在一起可减少文件的数量和缩短仿真器编译时间
 * XA Artix-7 (汽车)量产支持
Timer Sync 1588 (1.2)
 * 版本 1.2 (Rev. 2)
 * 加密源文件连接在一起可减少文件的数量和缩短仿真器编译时间
三模以太网 MAC (8.3)
 * 版本 8.3 (Rev. 1)
 *支持 7 系列汽车和国防级部件转向量产状态
 * 加密源文件连接在一起可减少文件的数量和缩短仿真器编译时间
UltraScale FPGA 收发器向导 (1.4)
 * 版本 1.4 (Rev. 1)
 *通过参数更新提高GTH和GTY收发器性能
 * 添加对 GTH 收发器量产级仿真和器件模型的支持,相应支持 GTH 可编程分频器值 80 和 100
 *解决RXOUTCLK源非RXPROGDIVCLK情况下RXRECCLKOUT端口活动被妨碍的问题
UltraScale FPGA Gen3 PCI Express 集成模块 (3.1)
 * 版本 3.1 (Rev. 1)
 * xcku060器件启用Tandem PROM和Tandem PCIe支持。
 * xcku040、xcku060和xcvu095启用PCIe上部分可重配置。
 *删除Tandem配置的uncontain时钟布局约束。现在这由软件完成。
 * 添加对 a2104、b2104、c2104、ffvb1760 和 flga2577 封装的支持
VIO (Virtual Input/Output) (3.0)
 * Version 3.0 (Rev. 5)
 * 内部器件系列变化、无功能变化
 * 加密源文件连接在一起可减少文件的数量和缩短仿真器编译时间
 
Video Deinterlacer (4.0)
 * 版本 4.0 (Rev. 7)
 * XA Artix-7 (汽车)量产支持
 * XA Artix-7、Virtex-7、Kintex-7 和 Zynq (军用)量产支持
 * 加密源文件连接在一起可减少文件的数量和缩短仿真器编译时间
Video In to AXI4-Stream (3.0)
 * 版本 3.0 (Rev. 6)
 *添加汽车级Artix7支持
 * 加密源文件连接在一起可减少文件的数量和缩短仿真器编译时间
Video On Screen Display (6.0)
 * 版本 6.0 (Rev. 7)
 *添加汽车级Artix7支持
 * 加密源文件连接在一起可减少文件的数量和缩短仿真器编译时间
Video Scaler (8.1)
 * 版本 8.1 (Rev. 4)
 * XA Artix-7 (汽车)量产支持
 * 加密源文件连接在一起可减少文件的数量和缩短仿真器编译时间
视频时序控制器 (6.1)
 * 版本 6.1 (Rev. 4)
 * 加密源文件连接在一起可减少文件的数量和缩短仿真器编译时间
 * XA Artix-7 (汽车)量产支持
Virtex-7 FPGA Gen3 PCI Express 集成模块 (3.0)
 * 版本 3.0 (Rev. 4)
 *添加外部 PIPE 接口模式的综合支持
 * 增强功能支持调试内核在 Tandem 设计中更好地工作。Build_stage1.tcl 现在在 place_design 之前运行,并处理bscan 原语。
 *将 GUI 中的管道模式仿真选项改变为单选按钮仿真 (无功能变化)
 *为断电端口添加接口,其在高级模式选择基础页面选中“启用断电接口”选项时启用
Viterbi 解码器 (9.1)
 * 版本 9.1 (Rev. 1)
 * 加密源文件连接在一起可减少文件的数量和缩短仿真器编译时间
 * 通过向时钟接口 aclk_intf 添加 FREQ_HZ 参数以启用无关联时钟频率设置
XADC 向导 (3.0)
 * 版本 3.0 (Rev. 6)
 * 内部器件系列变化、无功能变化
 
XAUI (12.1)
 * 版本 12.1 (Rev. 4)
 * 添加对 7-系列国防级、汽车和低电压部件的支持
 *编辑实例设计演示测试台,可在MDIO访问开始前监控mgt_tx_ready信号(此前测试台要等待一定的时间,这样有时太保守了)
 *为signal_detect添加跨时钟域同步器。
 *整理HDL文件的白区,更好地协调,确保缩进一致性
 *收发器Rx PRBS功能通过可选收发器控制和状态端口启用时,周期性收发器 RX 复位被禁止
 * 加密源文件连接在一起可减少文件的数量和缩短仿真器编译时间
 *降低内核无关联 XDC 文件的默认收发器 DRPCLK 频率,从 200MHz 降为 125MHz。 这是内核隔离同步时使用的默认频率,内核在完整设计中实现时会被覆盖。
YCrCb to RGB 颜色空间转换器 (7.1)
 * 版本 7.1 (Rev. 4)
 *添加面向汽车的全新 Aartix7 器件系列
 * 加密源文件连接在一起可减少文件的数量和缩短仿真器编译时间
ZYNQ7 处理系统 (5.5)
 * 版本 5.5
 * 无变化
 
ZYNQ7 处理系统 BFM (2.0)
 * 版本 2.0 (Rev. 3)
 * 无变化
axi_sg (4.1)
 * 版本 4.1
 * 无变化
interrupt_controller (3.1)
 * 版本 3.1
 * 无变化
lib_bmg (1.0)
 * 版本 1.0
 * 无变化
lib_cdc (1.0)
 * 版本 1.0
 * 无变化
lib_fifo (1.0)
 * 版本 1.0
 * 无变化
lib_pkg (1.0)
 * 版本 1.0
 * 无变化
lib_srl_fifo (1.0)
 * 版本 1.0
 * 无变化
 
AR# 62882
日期 12/02/2014
状态 Active
Type 综合文章
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