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AR# 64856

UltraScale DDR4/DDR3 的设计咨询 — DDR3 RESET# 引脚和 DDR4 RESET_N 引脚上所需的 PCB 下拉可在存储器初始化期间保持逻辑低电平

描述

本设计咨询涵盖 UltraScale DDR4/DDR3 IP。 

目前，(PG150) UltraScale 架构 FPGA 存储器解决方案和 (UG583) UltraScale 架构 PCB 设计中存档的开发板指南不包含有关 DDR3 RESET# 或 DDR4 RESET_N 引脚的建议。 

本设计咨询即将发布，以提醒用户 RESET# 和/或 RESET_N 上需要下拉。

解决方案

RESET# 和 RESET_N 信号不应该终止。

DDR3 和 DDR4 JEDEC 标准要求在存储器初始化期间下拉 RESET# 和 RESET_N。 

针对此下拉的建议是 4.7 千欧电阻器接地。

在初始化期间，如果在 RESET# 或 RESET_N 上出现了终端而不是所需的下拉，可能会导致 SDRAM 初始化为意外状态。

在 DDR4 情况下，SDRAM 已经以测试模式启动，这可导致校准在一个电源周期中行为类似，而在电源周期之后会出现不同的故障。

在下次修订这些文档时，该下拉信息将添加到 (PG150) 和 (UG583) 中。

修订历史记录：
07/06/15 - 初始版本

链接问答记录

主要问答记录

Answer Number 问答标题 问题版本 已解决问题的版本
33566 面向 Virtex-6、Spartan-6、所有 7 系列器件及所有基于 UltraScale 的器件的基于可编程逻辑的外部存储器接口解决方案的设计咨询主答复记录 N/A N/A
AR# 64856
日期 07/03/2015
状态 Active
Type 设计咨询
器件
IP