AR# 65054

UltraScale DDR4 — CAS 时延设置为 17,在 DQS 门校准中会导致校准故障

描述

发现问题的版本:DDR4 v7.1

解决问题的版本: 查看 (Xilinx Answer 69035)

DDR4 UltraScale IP 在 CAS 时延 (CL) 设置为 17 时,设计会因为 DQS 门校准错误在校准过程中发生故障。

错误消息与以下内容相似:

Pattern not found on GT_STATUS, all samples were 0. Expecting to sample the preamble. Error found on Rank 0, Byte 0, Nibble 1.

解决方案

最近通过 JEDEC JES79-4A 标准添加了 CL=17 支持。

DDR4 UltraScale 的未来版本将支持 CL=17。

在此之前,请使用 16 或 18,无论使用哪个,均由内存厂商提供支持。

修订历史::

07/23/2015 - 初始版本

链接问答记录

主要问答记录

Answer Number 问答标题 问题版本 已解决问题的版本
69035 UltraScale/UltraScale+ DDR4 - Release Notes and Known Issues N/A N/A
AR# 65054
日期 01/02/2018
状态 Active
Type 已知问题
器件
Tools
IP